Verilog HDLの利用スキルを上げるための初級者向けの講座です。HDLで設計した回路を教材ボードで動作させる演習が主体の講座です。シミュレーションで確認するだけではなく実際に動作させることにより、実機に即した考え方が学べ、技術レベルの向上が図れます。

講座名 RTL設計初級 実機演習講座
講習期間 3日間
受講料(税込) ¥161,700/人
講座概要 事前に学習したVerilog HDLの知識を使用して、時計の各構成要素を設計し、教材ボードを用いて動作確認を行ないます。設計をコンピュータの中(シミュレーション)だけで終わらせず、実機で動作させることにより、回路動作の実時間に対する感覚が得られます。講座のほとんどの時間が演習です。24時間表示の時計を設計し、動作させます。
レベル(技術開発カテゴリ) 初級(ASIC/FPGA開発)
受講対象者 ・Verilog HDLの学習修了者。
・RTL設計の未経験者。
前提知識 ・Verilog HDLの文法知識。
※深い知識は使いません。
・Windowsの操作知識。
内容 ・演習に当たり、以下の補足説明を行います。
-回路記述上の注意点
-テストベンチ記述上の注意点
-同期設計の実現方法
講座テキストの目次はこちら
演習 ・WindowsのPC上で、シミュレータを用いながら、HDL設計を行ないます。
・FPGA開発ツールを使用して、設計/作成した回路を教材ボードで動作させます。
・演習内容
 -チャタリング除去回路
 -ブザー音の発信
 -ダイナミック点灯(6桁の表示)
 -カウンタ類
 - 24時間時計(時、分、秒)
 -ステートマシン
 -時刻合わせ機能の追加
日程 最新のスケジュールとお申込状況はこちらからご確認ください。
定員 12名(最少開催人数:4名)
場所 株式会社エッチ・ディー・ラボ
申し込み 受講申込規約をご確認いただき、こちらよりお申し込みください。
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