UVM（Universal Verification Methodology）は、ハードウェアの検証を効率化するためのフレームワークであり、IEEE 1800 SystemVerilogの一部として提供されています。UVMは、論理回路のシミュレーションを行うためのライブラリで、検証環境の再利用性向上を目的としています。
有効性は感じながらも突然現場に入っても戸惑うばかり、では具体的にどこから学んでいくか。迷われた方におすすめします。
本講座は、SystemVerilogによるテストベンチ設計の進化を段階的に学びながら、UVM（Universal VerificationMethodology）の本質に迫る2日間集中コースです。FPGA開発のAMD Vivado環境を用いて、初学者がつまずきやすい関数・クラスの構造理解から、UVMによる検証フレームワークの構築までを体系的に習得します。
| 講座名 | classから学ぶUVM入門 |
|---|---|
| 講習期間 | 2日間 |
| 受講料(税込) | ￥107,800/人 |
| 講座概要 | 検証環境構築にUVMを使う事が増えています。本講座では、お手元のシミュレータを用いて段階的にUVMを学びます。 |
| レベル(技術開発カテゴリ) | 中級(ASIC/FPGA開発) |
| 受講対象者 | ・Verilog/SystemVerilogでのテストベンチ設計経験者 ・UVMに興味はあるが、クラス設計に不安がある方 ・Vivado環境での検証を始めたいFPGA/SoC開発者 ・オンライン会議ツールに接続できる方 ・AMD社にアカウント登録しVivadoツールを事前にインストールできる方（無料です） |
| 前提知識 | ・RTL(Verilog HDL)による設計実務２年程度の知識と経験 ・SystemVerilog文法の知識 |
| 内容 | ① initial/always文とfunction/taskを使ったテストベンチ ② テストベンチのmoduleによる構造化 ③ テストベンチのclassによる構造化 ④ テストベンチへのUVMの導入 ⑤ VivadoでのUVM実践 |
| 演習 | 準備中 |
| 日程 | 最新のスケジュールとお申込状況はこちらからご確認ください。 |
| 定員 | 対面：8名／オンライン：12名（最少開催人数：４名） |
| 場所 | 対面：株式会社エッチ・ディー・ラボ／オンライン：Webex Meeting |
| 申し込み | 受講申込規約をご確認いただき、こちらよりお申し込みください。 |
| 問い合わせ | こちらよりお問い合わせください。 |