概要
hdLabトレーニング講座の日程です。
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受講のお申込み（購入）は、日程表内の「受付中」をクリックし、フォームよりお申込みください。
また、お申込み（購入）の前に必ず左メニューの「受講規約」をご覧ください。
受講料
- 1日コース ： ￥53,900 (税抜き ￥49,000)
- 2日コース ：￥107,800 (税抜き ￥98,000)
- 3日コース ：￥161,700 (税抜き￥147,000)
開催形態
新横浜会場での対面での開催です。
オンラインでの開催です。
開催日程
申込締切は原則開催日の７営業日前の午後5時です。
※実践UVMを使った検証環境構築の日程が変更となりました。ご注意下さい。
| カテゴリ | コース名 | 開催日 | 開催形態 | 状況 |
|---|---|---|---|---|
| 言語 | Verilog HDL ユーザーのための SystemVerilog による回路記述 ※オンライン※ | 06/13(木) 10:00～18:00 | | 開催終了 |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | RTL設計中級 機能検証 ※オンライン※ | 06/25(火)～06/26(水) 10:00～18:00 | | 開催終了 |
| 言語 | RTL設計初級(Verilog) | 06/26(水)～06/28(金) 10:00～18:00 | | 開催終了 |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | RTL設計上級 機能検証 | 07/04(木)～07/05(金) 10:00～18:00 | | 開催中止 |
| 言語 | 実践UVMを使った検証環境構築 | 07/09(火)～07/10(水) 10:00～18:00 ※日程が変更になりました。 | | 開催終了 |
| 言語 | SystemVerilogｾﾐﾅｰ(入門コース) | 07/30(火)～07/31(水) 10:00～18:00 | | 開催中止 |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | 検証スクリプト講座 ※オンライン※ | 08/02(金) 10:00～18:00 | | 開催終了 |
| 言語 | RTL設計初級(Verilog) | 08/07(水)～08/09(金) 10:00～18:00 | | 満席 |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | RTL設計中級 論理合成 申込締切日：8/8 | 08/22(木)～08/23(金) 10:00～18:00 | | 受付中 |
| 言語 | SystemVerilogｾﾐﾅｰ(アサーションコース) | 08/29(木)～08/30(金) 10:00～18:00 | | 受付中 |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | 設計ｽﾀｲﾙｶﾞｲﾄﾞｾﾐﾅｰ(VHDL版) ※オンライン※ | 09/05(木)～09/06(金) 10:00～18:00 | | 受付中 |
| 言語 | Verilog HDL ユーザーのための SystemVerilog による回路記述 ※オンライン※ | 09/10(火) 10:00～18:00 | | 受付中 |
| 言語 | RTL設計初級(Verilog) | 09/25(水)～09/27(金) 10:00～18:00 | | 受付中 |