概要
hdLabトレーニング講座の日程です。
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受講のお申込み（購入）は、日程表内の「受付中」をクリックし、フォームよりお申込みください。
また、お申込み（購入）の前に必ず左メニューの「受講規約」をご覧ください。
受講料
- 1日コース ： ￥53,900 (税抜き ￥49,000)
- 2日コース ：￥107,800 (税抜き ￥98,000)
- 3日コース ：￥161,700 (税抜き￥147,000)
開催形態
新横浜会場での対面での開催です。
オンラインでの開催です。
開催日程
申込締切は原則開催日の７営業日前の午後5時です。
| カテゴリ | コース名 | 開催日 | 開催形態 | 状況 | |
|---|---|---|---|---|---|
| 言語 | RTL設計初級(Verilog) | 2025/11/12(水)～11/14(金) 10:00～18:00 | | 受付終了 | |
| 言語 | SystemCセミナー(入門コース) | 2025/11/18(火)～11/19(水) 10:00～18:00 | | 開催中止 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | RTL設計中級 論理合成 | 2025/11/20(木)～11/21(金) 10:00～18:00 | | 開催中止 | |
| 言語 | SystemVerilogｾﾐﾅｰ(アサーションコース) ※オンライン※ | 2025/11/27(木)～11/28(金) 10:00～18:00 | | 受付終了 | |
| 言語 | classから学ぶUVM入門 ※オンライン※ | 2025/11/27(木)～11/28(金) 10:00～18:00 | | 受付終了 | |
| 言語 | 実践UVMを使った検証環境構築 | 2025/12/4(木)～12/5(金) 10:00～18:00 | | 受付終了 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | 検証スクリプト講座 ※オンライン※ | 2025/12/5(金) 10:00～18:00 | | 受付終了 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | ハードウエア基礎 | 2025/12/11(木)～12/12(金) 10:00～18:00 | | 受付中 | |
| 言語 | RTL設計初級(Verilog) | 2025/12/17(水)～12/19(金) 10:00～18:00 | | 受付中 | |
| 言語 | Verilog HDL ユーザーのための SystemVerilog による回路記述 ※オンライン※ | 2025/12/19(金) 10:00～18:00 | | 受付中 | |
| 言語 | RTL設計初級(VHDL) | 2026/1/14(水)～1/16(金) 10:00～18:00 | | 受付中 | |
| 言語 | RTL設計初級 実機演習講座 | 2026/1/14(水)～1/16(金) 10:00～18:00 | | 受付中 | |
| 言語 | SystemVerilogｾﾐﾅｰ(入門コース) ※オンライン※ | 2026/1/27(火)～1/28(水) 10:00～18:00 | | 受付中 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | RTL設計上級 機能検証 | 2026/2/3(火)～2/4(水) 10:00～18:00 | | 受付中 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | 組込みC言語入門 | 2026/2/5(木)～2/6(金) 10:00～18:00 | | 受付中 | |
| 言語 | classから学ぶUVM入門 ※オンライン※ | 2026/2/9(月)～2/10(火) 10:00～18:00 | | 受付中 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | RTL設計中級 論理合成 | 2026/2/12(木)～2/13(金) 10:00～18:00 | | 受付中 | |
| 言語 | SystemVerilogｾﾐﾅｰ(アサーションコース) | 2026/2/17(火)～2/18(水) 10:00～18:00 | | 受付中 | |
| 言語 | RTL設計初級(Verilog) | 2026/2/25(水)～2/27(金) 10:00～18:00 | | 受付中 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | 検証スクリプト講座 ※オンライン※ | 2026/3/5(木) 10:00～18:00 | | 受付中 | |
| 言語 | Verilog HDL ユーザーのための SystemVerilog による回路記述 ※オンライン※ | 2026/3/6(金) 10:00～18:00 | | 受付中 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | RTL設計中級 機能検証 ※オンライン※ | 2026/3/10(火)～3/11(水) 10:00～18:00 | | 受付中 | |
| 言語 | 実践UVMを使った検証環境構築 | 2026/3/16(月)～3/17(火) 10:00～18:00 | | 受付中 | |
| 言語 | RTL設計初級(Verilog) | 2026/3/18(水)～3/20(金) 10:00～18:00 | | 受付中 | |
| ﾃﾞｻﾞｲﾝ ﾌﾛｰ | 設計ｽﾀｲﾙｶﾞｲﾄﾞｾﾐﾅｰ(VHDL版) ※オンライン※ | 2026/3/26(木)～3/27(金) 10:00～18:00 | | 受付中 |