SystemVerilogの特徴の一つとして、アサーション（SVA）があります。近年、検証効率の向上やバグの迅速な検出方法として、アサーションで成功を収めた事例が増加しております。本講座では、SystemVerilog言語が提供するアサーションの記述方法と、そこで使われる各種演算子について説明します。なおこのコースは、アサーションの入門コースとして設定されています。
| 講座名 | SystemVerilogセミナー(アサーションコース) |
|---|---|
| 講習期間 | 2日間 |
| 受講料(税込) | ￥107,800/人 |
| 講座概要 | SystemVerilogアサーション（SVA）の概要や構文から、記述における注意点までを説明します。テキストの記述例をまねて書くところから始めますので、予備知識の少ない方でも受講可能です。 アサーションの動作は、一部ツールに依存する部分があります。判明している範囲で差異を説明します。SystemVerilogはVerilog HDLの拡張言語のため、説明はVerilog HDLの記述を使用します。しかしSVA自体は言語に依存しないため、VHDL記述からの利用法も併せて説明します。 講義とツールを使った演習を交互に行い、理解を深めることができます。 |
| レベル(技術開発カテゴリ) | 中級(ASIC/FPGA開発) |
| 受講対象者 | ・HDLによる設計実務2年以上の経験者。 ・HDLによる検証実務2年以上の経験者。 ・アサーションはこれから、または独学で始めた方。 ・アサーションでPSLを使っているが、SVAへの乗り換えを考えている方。 |
| 前提知識 | ・Verilog HDLの文法知識。 ※限定的な知識しか使いませんので、設計/検証にVHDLをご使用の方も受講可能です。 ・UNIX/Linuxの操作知識。 ※簡単なものしか使いません。Windowsが操作できれば、対応可能です。 |
| 内容 | ・アサーションの概要と構文の文法説明。 ・４つの記述例の解説と、演習による動作確認。 ・アサーション記述テクニック。 VHDL記述からのアサーションの利用法。 ・アサーションの各演算子に対する詳細説明。 講座テキストの目次はこちら |
| 演習 |
対面開催 ・LinuxのOS上でHDLシミュレータを用いて演習を行ないます。 ・7個の演習を行い、大まかな動きから細かい演算子の動きまで理解して頂きます。 ・まとめとして実践的な仕様を元に、項目の抽出とアサーションの作成を行い、一連のアサーション利用を理解して頂きます。 オンライン開催 ・Windows OSのPC上でAMD Xilinx社の Vivadoシミュレータを用いて演習を行ないます。 ※受講者の方が各自のPCにVivadoをインストールしてご準備下さい。 ・7個の演習を行い、大まかな動きから細かい演算子の動きまで理解して頂きます。 ・まとめとして実践的な仕様を元に、項目の抽出とアサーションの作成を行い、一連のアサーション利用を理解して頂きます。 |
| 日程 | 最新のスケジュールとお申込状況はこちらからご確認ください。 |
| 定員 | 対面：8名／オンライン：12名 （最小開催人数：4名） |
| 場所 | 対面：株式会社エッチ・ディー・ラボ／オンライン：Webex Meeting |
| 申し込み | 受講申込規約をご確認いただき、こちらよりお申し込みください。 |
| 問い合わせ | こちらよりお問い合わせください。 |