Design Style Guide

「第１章　基本設計制約」では、設計時に考慮する必要がある命名規則や考慮すべき設計スタイル、クロックの設計、同期設計や非同期設計時の考慮事項、および階層設計時の考え方など、設計を開始する際に考慮すべき基本的な設計制約について紹介します。

「第２章　RTL 記述テクニック」では、VHDL を用いてRTL 記述を作成するために必要な基本的なRTL 記述スタイルについて紹介します。記述スタイルでは、組み合わせ回路や順序回路の記述スタイル、およびprocess 文やsubprogram、if 文やcase 文などの使用方法についても紹介しています。

「第３章　RTL 設計手法」では、回路の分割設計を前提として、機能ライブラリの作成方法、設計資産のパラメータ化、テスト容易化設計、低消費電力設計、設計データの管理などを紹介します。この設計手法に従うことで、設計資産の再利用性が向上します。

「第４章　検証のテクニック」では、シミュレーションを実行するためのテクニックについて紹介します。紹介するテクニックには、テストベンチを記述する際のパラメータ化、タスクの使用、また、検証の進め方などがあります。

また、付録として「A-5 Design Compiler による論理合成」と「A-6 RTL Compiler による論理合成」に、論理合成ツールの使用方法とノウハウを紹介しています。

ますます増大する高集積化、高速化、省電力化の要求で、システムレベル・ツール、HDLツール、合成ツール等の先端EDA技術の導入は必須のものとなっています。

しかしながら、本当の意味での設計品質や設計生産性の劇的な向上には、EDA技術を使う設計者の回路設計知識（Design Knowledge）、設計手法（Design Methodology）、EDAツールを使いこなす知識（EDA Knowledge）の向上、さらには社内風土の変革までをも考慮したトータルな設計力強化策が必要とされます。

回路設計の総合コンサルティング会社「エッチ・ディー・ラボ」は、回路設計のエキスパート集団として真の設計生産性、設計品質の向上を獲得するための高度で柔軟な技術サービスを提供します。

「第1章　基本設計制約」では、設計時に考慮する必要がある命名規則や考慮すべき設計スタイル、クロックの設計、同期設計や非同期設計時の考慮事項、および階層設計時の考え方など、設計を開始する際に考慮すべき基本的な設計制約について紹介します。

「第2章　RTL記述テクニック」では、SystemVerilogを用いてRTL記述を作成するために必要な基本的なRTL記述スタイルについて紹介します。記述スタイルでは、組み合わせ回路や順序回路の記述スタイル、およびalways 文やfunction 文、if 文やcase 文などの使用方法についても紹介しています。

「第3章 RTL設計手法」では、回路の分割設計を前提として、機能ライブラリの作成方法、設計資産のパラメータ化、テスト容易化設計、低消費電力設計、設計データの管理などを紹介します。この設計手法に従うことで、設計資産の再利用性が向上します。

「第4章 検証のテクニック」では、従来のVerilog HDLにおける検証テクニックに加えてSystemVerilogで拡張されたアサーションベース検証手法や、ランダム関数と機能カバレッジを組み合わせた検証手法について解説します。アサーションについては、記述テクニックについても紹介します。

また、付録として「A-5 Design Compilerによる論理合成」「A-6 Encounter RTL Compilerによる論理合成」に、論理合成ツールの使用方法とノウハウの紹介を、「A-7 アサーションの各種演算子」では波形を使ってアサーション演算子の説明を行なっています。

ますます増大する高集積化、高速化、省電力化の要求で、システムレベル・ツール、HDLツール、合成ツール等の先端EDA技術の導入は必須のものとなっています。

しかしながら、本当の意味での設計品質や設計生産性の劇的な向上には、EDA技術を使う設計者の回路設計知識（Design Knowledge）、設計手法（Design Methodology）、EDAツールを使いこなす知識（EDA Knowledge）の向上、さらには社内風土の変革までをも考慮したトータルな設計力強化策が必要とされます。

回路設計の総合コンサルティング会社「エッチ・ディー・ラボ」は、回路設計のエキスパート集団として真の設計生産性、設計品質の向上を獲得するための高度で柔軟な技術サービスを提供します。