Vitis HLSに対応しました!

開催日 時間 会場 費用 定員 状況
12月23日(木)~12月24日(金) 10:00~18:00 オンライン(WebEx Meetings) 107,800円(税抜 98,000円)
   ※Zybo Z7-10またはZ7-20を
    お持ちの方
129,800円(税抜 118,000円)
   ※Zybo Z7-10 ボード付き
8名 開催決定

  
  ※Z7-20ボードにも対応しています
  ※お申込締切日時:12月14日(火) 午後5時


※開催についてのお問い合わせ先:training-qa@hdlab.co.jp までメールでご連絡ください。
※ツールのインストールの情報を追記しました。

コース概要


講 師:小野 雅晃 様(FPGAの部屋主宰)
講座内容:
 ・Zynqデバイスの概要
 ・AXI4インターフェースの概要
 ・Vitis HLSの基礎的な使い方
演習内容:
 ・AXI4 Lite Slaveインターフェースの作成
 ・AXI4 Masterインターフェースの作成
 ・AXI4 Streamインターフェースの作成
   全て講師と共に実装し実機確認を行います。

作成する回路の構成:
回路構成

会場


オンライン開催

1. 配信について
・遠隔会議システムのCisco Webex Meetingを使用します。
・受講者には指定のメールアドレスにWebex Meetingの招待を送付します。
・接続場所は制限しませんが、お申込者の方のみの受講となります(複数での受講は不可)

2. 事前準備について
・接続トライアルの機会をご用意します。詳細については、お申込み受付後ご案内します。
・通信の安定している環境でご利用ください。また、通信量に上限のない回線をご利用ください。
・音声が聞ける状態のPCやタブレット等をご準備ください。
・周囲に迷惑の掛からない場所を確保してください。
・使用方法について、簡易マニュアルを用意しております。(こちらをクリック)

対象者

  • VivadoのIPインテグレータでAXIを構成する予定の方
  • HLSを使ってみたい方
  • 初めてHLSによる高位合成に取り組むデジタル回路技術者
    ※HLSの操作は、講師とともに一緒に行います。

[受講要件]
FPGA(特にZynqシリーズ)の基本的な知識があること。
HDL,C/C++言語の基礎知識のあること。
演習用PC(指定のツールをインストール済み)をご準備頂くこと。
※Vivado知識がある事が望ましい

コース詳細

コンテンツ提供 小野 雅晃様
講師 小野 雅晃様
ソフトウェアツール Vitis 2021.1 Vitis HLS2 2021.1, Vivado 2021.1
ハードウェア Zynqボード(ZYBO Z7-10)
トレーニング期間 2日間
受講料 107,800円(税抜 98,000円) ※Zybo Z7-10 お持ちの方
129,800円(税抜 118,000円) ※Zybo Z7-10 ボード付き
受講対象者 Zynq SoCを使ってみたい方
VivadoのIPインテグレータでAXIを構成する予定の方
HLSを使ってみたい方
初めてHLSによる高位合成に取り組むデジタル回路技術者
※HLSの操作は、講師とともに一緒に行います。

受講要件 FPGA(特にZynqシリーズ)の基本的な知識があること。
HDL,C/C++言語の基礎知識のあること。
演習用PC(指定のツールをインストール済み)をご準備頂くこと。
※?Vivado知識がある事が望ましい
コース内容 【1日目】
 午前
  1. Zynqデバイスの説明
  2. VivadoでZynqを実装しながら構成を説明(ハンズオン)
  3. VivadoでZynq+GPIOを実装し、VitisでLチカアプリケーションを作成(ハンズオン)

 午後
  4. Vitis HLSの概要の説明
  5. ハードウェア・インターフェースのPWM IPを作成(ハンズオン)
  6. PWM IPをVivadoで実装してブロックデザインを作成してZYBO Z7で検証(ハンズオン)
  7. インターフェースを一部変更してVitis HLSコードを変更(実習)
  8. 変更したPWM IPをVivadoで実装してPS抜きのブロックデザインを作ってZYBO Z7で検証(実習)

【2日目】
午前
  1. AXI4 Liteインターフェースで制御するPWM IPをVitis HLSで作成(ハンズオン)
  2. PWM IPをVivadoで実装してPS抜きのブロックデザインを作ってZYBO Z7でホタルLチカ(ハンズオン)
  3. RGB LED用のAXI4 LiteインターフェースPWM IPをVitis HLSで実装し実機でホタルLチカ(実習)

午後
  4. RGB LED用のPWM IPをVivadoで実装してPS抜きのブロックデザインを作ってZYBO Z7で検証(実習)
  5. AXI4 Masterインターフェースの演算IPをVitis HLSで作成(ハンズオン)
  6. AXI4 Masterインターフェースの演算IPをインターフェースの構成を変更する(演習)
  7. AXI4-Streamインターフェースの演算IPをVitis HLSで作成(ハンズオン)
  8. AXI4-Streamインターフェースの演算IPのブロックデザインを作ってZYBO Z7で検証(実習)

演習用PCの要件等


PCのスペックとボードディスプレイの接続例

ツールのインストール


小野講師のブログ「FPGAの部屋」で紹介しております。
こちらのページをご参照下さい。
(新しいウィンドウが開きます。)

※ Vitis のダウンロードには、Xilinx社へのユーザ登録が必要です。

チラシ


準備中