2024-06-04 / 最終更新日時 : 2024-06-04 webadmin hdLab講座概要 hdLabトレーニング：実践UVMを使った検証環境構築 UVM（Universal Verification Methodology）は、ハードウェアの検証を効率化する ためのフレームワークであり、IEEE 1800 SystemVerilogの一部として提供されています。 […]
2023-07-26 / 最終更新日時 : 2023-10-03 webadmin hdLab講座概要 Vivadoのインストールおよび確認方法について 概要 hdlab講座のオンライン開催では、AMD社のFPGA開発ツールVivado MLを使用するものがあります。 使用する機能はVivadoシミュレータのみです。 お持ちのWindos OSのPCにインストールしていた […]
2023-01-25 / 最終更新日時 : 2023-01-27 webadmin hdLabトレーニング hdLabトレーニング：「Verilog HDL ユーザーのためのSystemVerilog による回路記述」 Verilog HDLでの設計者を対象に、SystemVerilogで追加拡張された構文や機能の内、主に回路記述向けの機能を説明しています。 SystemVerilogは聞いたことがあるが、どこから使い始めて良いか迷って […]
2021-09-09 / 最終更新日時 : 2021-09-09 webadmin hdLab講座概要 Active-HDLのインストールおよび確認方法について 概要 hdlab講座のオンライン開催では、Aldec社の検証ツールActive-HDLを使用する講座があります。 お持ちのPCにインストールしていただいた上で参加していただきます。 大まかな流れは次の通りです。 受講環境 […]
2020-12-25 / 最終更新日時 : 2022-12-14 atsuko hdLabトレーニング hdLabトレーニング：設計スタイルガイドセミナー(Verilog HDL版) LSI設計品質の向上や設計資産(IP)の流用促進のために、ハードウェア記述言語(HDL)による記述品質の向上が重要となっています。ここでは品質向上と再利用を考慮した記述について解説します。またこの講座では、設計・検証から […]
