LSI設計品質の向上や設計資産(IP)の流用促進のために、ハードウェア記述言語(HDL)による記述品質の向上が重要となっています。ここでは品質向上と再利用を考慮した記述について解説します。またこの講座では、設計・検証から論理合成までに渡った範囲で、各注意点を解説しています。
| 講座名 | 設計スタイルガイドセミナー(Verilog HDL版) |
|---|---|
| 講習期間 | 2日間 |
| 受講料(税込) | ￥107,800/人 |
| 講座概要 | ・設計資産の再利用の為の可読性向上 ・基本的な記述スタイルの紹介 ・RTL記述、シミュレーションのテクニック取得 ・「RTL設計スタイルガイド」全般に渡っての解説 |
| レベル(技術開発カテゴリ) | 中級(ASIC/FPGA開発) |
| 受講対象者 | ・システムLSI設計者及びプロジェクトマネージャー ・RTL設計の初級者でも受講可能だが、1年程度の経験が望ましい |
| 前提知識 | 論理回路およびVerilog HDL言語について基本的な知識を有する事 |
| 内容 | 国内大手半導体関連企業が出資した旧・半導体理工学研究センター(STARC)とエッチ・ディー・ラボが共同開発した「RTL設計スタイルガイド」をベースに、Verilog HDLによる機能記述の基本、シミュレーションや論理合成に適した記述、再利用を考慮した記述について解説します。直近の改訂で追加された、非同期クロックドメイン間転送について解説します。また新しい検証メソドロジ（アサーションなど）についても触れています。 １．基本設計制約 ２．RTL記述テクニック ３．RTL設計手法 ４．検証のテクニック ５．Design Compilerによる論理合成 |
| 演習 | ・ツールによる演習はありません。 ・記述による違いを理解するための机上演習があります |
| 日程 | 最新のスケジュールとお申込状況はこちらからご確認ください。 |
| 定員 | 対面：8名／オンライン：12名 （最小開催人数：4名） |
| 場所 | 対面：株式会社エッチ・ディー・ラボ／オンライン：Webex Meeting |
| 申し込み | 受講申込規約をご確認いただき、こちらよりお申し込みください。 |
| 問い合わせ | こちらよりお問い合わせください。 |