hdLabトレーニング：実践UVMを使った検証環境構築

UVM（Universal Verification Methodology）は、ハードウェアの検証を効率化する
ためのフレームワークであり、IEEE 1800 SystemVerilogの一部として提供されています。
UVMは、論理回路のシミュレーションを行うためのライブラリで、検証環境の再利用性向上を
目的としています。
具体的には、UVMは以下の特徴を持っています:
　1. 再利用性: UVMは検証環境の再利用を可能にし、検証の生産性を向上させます。
　2. クラスベースの開発: UVMはSystemVerilogのクラスを使用して検証環境を定義します。
　　ユーザーはこれらのクラスを継承して独自の検証環境を作成します。
　3. 用語: UVMではトランザクション、コンポーネント、オブジェクトなどの用語がよく
　　使われます。
　　トランザクションは回路記述で使われるシグナルレベルよりも高位の記述法で、コンポーネ
　　ントは検証環境を構成する要素です。

UVMは、ハードウェア設計者や検証エンジニアにとって有用なツールであり、効率的なハード
ウェア検証を実現します。