新たな検証手法を習得する講座です。SystemVerilog言語を用いた記述方法を紹介します。検証の効率と精度を向上させる各種ノウハウを習得できます。テストプラン作成や非同期回路の検証などについても説明と演習を行います。
| 講座名 | RTL設計上級 機能検証 |
|---|---|
| 講習期間 | 2日間 |
| 受講料(税込) | ￥107,800/人 |
| 講座概要 | ・新たな検証手法としてTLM、ランダム検証、機能カバレッジ、アサーション検証などについて目的と効果を説明します。具体的な例としてSystemVerilog言語を用いた記述方法を紹介します。 ・検証の精度に大きく影響するテストプラン（テスト仕様書／検証仕様書）について作成方法、および検証すべき項目の抽出方法などについて説明します。 ・検証の精度を向上させるには、回路構造に応じた検証方法の習得が必要になります。本講座では不具合の発見が困難な非同期回路について、不具合の症状、対策、さらにRTLシミュレーションで検証する方法を説明します。 ※アサーションについての詳細な説明は、別途「SystemVerilogセミナー（アサーションコース）」の受講をお勧めします。 |
| レベル(技術開発カテゴリ) | 上級(ASIC/FPGA開発) |
| 受講対象者 | ・回路設計業務に従事する技術者、および管理監督する立場の技術者 ・RTL(Verilog HDL)による設計実務２年程度の経験者 |
| 前提知識 | ・RTL(Verilog HDL)による設計実務２年程度の知識と経験 ※SystemVerilog文法の知識は不要です。 |
| 内容 | ・検証技術のトレンド ・制約付きランダム ・機能カバレッジ ・アサーション ・テスト仕様書と項目作成の考え方 ・テスト項目の作成手順 ・非同期回路の検証 講座テキストの目次はこちら |
| 演習 | ・LinuxのPCと、HDLシミュレータを用いて演習を行います。 ・ランダム検証、機能カバレッジ、アサーション検証のそれぞれを記述し、動作を確認します。 それぞれ、文法の習得と実装方法の習得を目的とする２つの演習を用意してあります。 ・各自、または数名のグループに別れ、テストプラン（テスト仕様書／検証仕様書）作成の演習を行います。 ・ジッタモデルを使用した非同期回路の検証を行います。 |
| 日程 | 最新のスケジュールとお申込状況はこちらからご確認ください。 |
| 定員 | ８名（最少開催人数：４名） |
| 場所 | 株式会社エッチ・ディー・ラボ |
| 申し込み | 受講申込規約をご確認いただき、こちらよりお申し込みください。 |
| 問い合わせ | こちらよりお問い合わせください。 |