HDL設計の実践講座です。ASICを設計するために必要な、論理合成ツールの初歩的な利用について学習します。論理合成はツールに依存する部分が大きいので、論理合成ツールを使いながら説明します。またツールの使い方だけではなく、論理合成に適したRTL記述や、論理合成におけるタイミング解析などについても学習します。なおこのコースは、論理合成の入門コースとして設定されています。

講座名 RTL設計中級 論理合成
講習期間 2日間
受講料(税込) ¥107,800/人
講座概要 RTL記述に対して論理合成を施し、ASIC向けのネットリストを得るまでの一連の動きを説明します。 論理合成には、ツールに依存する部分が大きくあります。そのため本講座では、「ツールの使いこなしに関する説明」と、「より良い合成結果を得るためのRTL記述に関する説明」に分けて説明します。 論理合成自体は言語に依存しませんが、説明ではVerilog HDLを用いています。 また一部の演習で、Verilog HDLのコードを記述するところがあります。
レベル(技術開発カテゴリ) 中級(ASIC/FPGA開発)
受講対象者 ・シノプシス社Design CompilerのEULA(使用許諾契約)を有する法人の社員 もしくはEULAによりDesignCompilerの使用を認められている方に限られます。
・RTLによる設計実務1~2年の経験者。
・RTL初級講座(Verilog HDL初級)の履修者。または同等の知識を有する方。
・論理合成をこれから始める方。または使用経験の浅い方。
前提知識 ・Verilog HDLの文法知識
・UNIX/Linuxの操作知識
 ※簡単な知識しか使いません。Windowsが操作できれば、対応可能です。
内容 ・論理合成とは
・論理合成を前提としたRTL記述
・論理合成の基本とスクリプト
・RTL記述スタイル
講座テキストの目次はこちら
演習 ・論理合成ツールを、LinuxのPC上で動かして演習を行います。
・パラメーターを変えて論理合成を行い、合成結果の違いを確認します。
・RTL記述の違いによる、合成結果の違いを確認します。
・順に合成を行い、大規模回路を合成する時の手順を理解します。
日程 最新のスケジュールとお申込状況はこちらからご確認ください。
定員 12名(最少開催人数:4名)
場所 株式会社エッチ・ディー・ラボ
申し込み 受講申込規約をご確認いただき、こちらよりお申し込みください。
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