Verilog HDLでの設計者を対象に、SystemVerilogで追加拡張された構文や機能の内、主に回路記述向けの機能を説明しています。
SystemVerilogは聞いたことがあるが、どこから使い始めて良いか迷っている方にお勧めのコースです。

注意）
「SystemVerilog入門」講座とは内容が半分程度重複しますが、回路記述向けの内容は、本講座の方が多く含まれています。
また、「SystemVerilog入門」ではアサーションやランダム関数、機能カバレッジにも触れていますが、本講座には含まれておりません。

講座名 Verilog HDL ユーザーのためのSystemVerilog による回路記述
講習期間 1日間
受講料(税込) ￥53,900/人
講座概要 回路記述向けとテストベンチ向けに分けて、今までのVerilog HDLでの弱点と、それに対してSystemVerilogで拡張および新規に追加された機能を説明します。またVerilog HDLの機能のうち、回路記述を行う上で有益と思われる内容も説明しています。
レベル(技術開発カテゴリ) 中級(ASIC/FPGA開発)
受講対象者 ・Verilog HDLによる設計実務１年程度の経験者
・Verilog HDLを使っているが、これからSystemVerilogを使いたい方
前提知識 ・Verilog HDLの基本的な文法知識。
内容 ・SystemVerilogの概要
・SystemVerilogによるRTL記述の拡張
-新しいデータ型
-列挙型、構造体
-package
-新しいalways文、case文
-キャスト演算、符号付き数、
-FFでの遅延、式の評価、インターフェース、など
・SystemVerilogによるテストベンチ記述の拡張
-ループ文の追加
-タスク/ファンクション
-スケジューリング
-program、クロッキング、など
演習 ・Windows OSのPC上でAMD Xilinx社の Vivadoシミュレータを用いて演習を行ないます。
※受講者の方が各自のPCにVivadoをインストールしてご準備下さい。
演習概要
-新しいalways文とcase文
-ステートマシン記述での列挙型
日程 最新のスケジュールとお申込状況はこちらからご確認ください。
定員 オンライン：12名　　（最小開催人数：4名）
場所 オンライン：Webex Meeting
申し込み 受講申込規約をご確認いただき、こちらよりお申し込みください。
問い合わせ こちらよりお問い合わせください。