New features and enhancements
in AMD Vitis Unified Software Platform
2025.1 Release
■トレーニングイベント概要
本イベントでは、バージョン2023.2よりEclipse Theia ベース GUI となったAMD Vitis™ Unified IDE に
ついて、最新版の2025.1 を使用した組み込みソフトウェアの設計と開発に必要なツールとテクニックを説明します。
このコースでは次の点に重点を置きます。
・組み込みソフトウェア開発フローの基本を復習
・ Vitis Unified IDE の用語と機能の確認
・ベアメタルおよび Linux® アプリケーションの開発
・Vitis Unified IDE を使用したアプリケーションのデバッグ
・Vitis Python™ コマンド ライン インターフェイスの使用
・クラシック Vitis IDE から Vitis Unified IDE への移行
注意！過去のイベントでご提供した無料再配信はございません。
■トレーニングイベント開催概要
- タイトル：New features and enhancements in AMD Vitis Unified Software Platform 2023.2
- 日時：2025年9月26日（金）10:00 ～17:00
- 費用：無償
- 内容：講義＆デモ
- 講師：平郡 政幸氏（エッチディーラボ契約講師：エムシップ・デザインズ合同会社）
- 開催方式：オンライン（WebEx Meeting）
- ご登録(お申込み)ページ： 準備中
今回のイベントは、Webex Meeting の登録機能により、ご登録いただきます。
1. イベント用のWebex Meeting登録ページを開く
2. 必要事項を入力し、登録する
3. 承認・招待状メールの到着を待つ（承認は、五営業日以内に行います）
ご登録の詳細については、「Webex Meetingでの登録について」をご覧ください。
■トレーニングイベント詳細（タイムテーブル）
準備中
※ 開始前に接続テストの時間を設ける予定です。（10:00～12:00の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
AMD Versal Adaptive SoCクイックスタート
～ Designing with AMD Versal Adaptive SoC: Quick Start
■トレーニングイベント概要
プログラマブル ネットワーク オン チップ (NoC) と AI エンジンを搭載した AMD Versal™ アダプティブ SoC ヘテロジニアス
アーキテクチャと、Versal デバイスをターゲットとするさまざまなデザイン ツール フローの使用方法を学びます。
組み込みソフトウェア開発とアプリケーションのパーティショニングに関する知識を習得します。
また、Versal アーキテクチャへのシステム移行の実行方法も学習します。
このコースの重点は次のとおりです。
・Versal アダプティブ SoC のアーキテクチャの確認
・Versal アーキテクチャで使用可能なさまざまなエンジンと、エンジンに含まれるリソースの説明
・Versal デバイスのエンベデッド ソフトウェア開発フローのデモ
・ネットワークオンチップ(NoC)とAIエンジンのアーキテクチャの説明
・計算モデルに基づくアプリケーションの分割の説明
・Versal デバイスのさまざまな機能ブロックと前世代デバイスの比較
注意！過去のイベントでご提供した無料再配信はございません。
本イベントはオンライン・オンデマンドで開催するする同タイトルの講座の短縮版です。
※有償講座の開催日程・詳細は、「こちら」をクリックしてください。
■トレーニングイベント開催概要
- タイトル：AMD Versal Adaptive SoCクイックスタート ～ Designing with AMD Versal Adaptive SoC: Quick Start
- 日時：2025年7月25日（金）10:00 ～17:00
- 費用：無償
- 内容：講義＆デモ
- 講師：平郡 政幸氏（エッチディーラボ契約講師：エムシップ・デザインズ合同会社）
- 開催方式：オンライン（WebEx Meeting）
- ご登録締切： 2025年7月24日 午後5時
- ご登録(お申込み)ページ：
今回のイベントは、Webex Meeting の登録機能により、ご登録いただきます。
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2. 必要事項を入力し、登録する
3. 承認・招待状メールの到着を待つ（承認は、五営業日以内に行います）
ご登録の詳細については、「Webex Meetingでの登録について」をご覧ください。
■トレーニングイベント詳細（タイムテーブル）
| タイトル |
時間 |
| 開講 |
10:00-10:05 |
| 1. AMD Versal Adaptive SoC：概要 |
10:05～ |
| 2. アーキテクチャ |
～10:45 |
| BRAKE |
10:45～11:00 |
| 3. デザイン ツール フロー |
11:00～12:00 |
| LUNCH |
12:00～13:30 |
| 4. エンベデッド ソフトウエア開発 |
13:30～ |
| 5. NoCの紹介と概念 |
～15:15 |
| BRAKE |
15:15～15:30 |
| 6. アプリケーションのパーティショニング |
15:30～ |
| LAB1 demo（QEMU) |
～17:00 |
※ 上記以外に1時間に10分程度休憩を取ります。
※ タイムテーブルは検討中のものです。内容は予告なく変更する場合がございますので、ご了承ください。
※ 開始前に接続テストの時間を設ける予定です。（9:00～10:00の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
Migrating from UltraScale+ Devices to Versal Adaptive SoCs 2024.1
■トレーニングイベント概要
このコースでは、AMD UltraScale+ デバイスから AMD Versal アダプティブ SoC に既存の設計を効率的に移行するためのさまざまなアプローチについて説明します。
また、システム設計の計画とパーティショニングの方法論、およびさまざまなシステム設計タイプの設計移行に関する考慮事項についても説明します。
このコースの重点は次のとおりです。
- Versal アダプティブ SoC のさまざまな機能ブロックを識別して、前世代の UltraScale+ デバイスのブロックと比較する
- すべての開発者向けの開発プラットフォームについて説明する
- 既存の設計を Versal アダプティブ SoC に移行するアプローチを確認する
- システム設計タイプに基づいてシステム設計移行を計画するための推奨方法を指定する
- AI エンジン システムのパーティショニング計画について説明する
- PL のみの設計と Zynq UltraScale+ MPSoC 設計の設計移行に関する考慮事項を特定する
- Zynq UltraScale+ MPSoC ベースのシステムレベル設計を Versal アダプティブ SoC に移行する
- Versal デバイスのハードウェア デバッグ機能の詳細を説明する
■トレーニングイベント開催概要
-
- タイトル：Migrating from UltraScale+ Devices to Versal Adaptive SoCs 2024.1
- 日時：2025年2月18日（火）10:00 ～17:00
- 費用：無償
- 内容：講義＆デモ
- 講師：平郡 政幸氏（エッチディーラボ契約講師：エムシップ・デザインズ合同会社）
- 開催方式：オンライン（WebEx Meeting）
- ご登録締め切り： 2025年2月17日（月）午後5時
- ご登録(お申込み)ページ：締切りました。
今回のイベントは、Webex Meeting の登録機能により、ご登録いただきます。
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2. 必要事項を入力し、登録する
3. 承認・招待状メールの到着を待つ（承認は、五営業日以内に行います）
ご登録の詳細については、「Webex Meetingでの登録について」をご覧ください。
■トレーニングイベント詳細（タイムテーブル）
※ 開始前に接続テストの時間を設ける予定です。（9:00～10:00の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
【開催終了】AMD Versal Adaptive SoCクイックスタート
～ Designing with AMD Versal Adaptive SoC: Quick Start
■トレーニングイベント概要
プログラマブル ネットワーク オン チップ (NoC) と AI エンジンを搭載した AMD Versal™ アダプティブ SoC ヘテロジニアス
アーキテクチャと、Versal デバイスをターゲットとするさまざまなデザイン ツール フローの使用方法を学びます。
組み込みソフトウェア開発とアプリケーションのパーティショニングに関する知識を習得します。
また、Versal アーキテクチャへのシステム移行の実行方法も学習します。
このコースの重点は次のとおりです。
・Versal アダプティブ SoC のアーキテクチャの確認
・Versal アーキテクチャで使用可能なさまざまなエンジンと、エンジンに含まれるリソースの説明
・Versal デバイスのエンベデッド ソフトウェア開発フローのデモ
・ネットワークオンチップ(NoC)とAIエンジンのアーキテクチャの説明
・計算モデルに基づくアプリケーションの分割の説明
・Versal デバイスのさまざまな機能ブロックと前世代デバイスの比較
注意！過去のイベントでご提供した無料再配信はございません。
本イベントは8月9月よりオンライン・オンデマンドで開催するする同タイトルの講座の短縮版です。
※有償講座の開催日程・詳細は、「こちら」をクリックしてください。
■トレーニングイベント開催概要
- タイトル：AMD Versal Adaptive SoCクイックスタート ～ Designing with AMD Versal Adaptive SoC: Quick Start Start
- 日時：2024年7月18日（木）10:00 ～17:00
- 費用：無償
- 内容：講義＆デモ
- 講師：平郡 政幸氏（エッチディーラボ契約講師：エムシップ・デザインズ合同会社）
- 開催方式：オンライン（WebEx Meeting）
今回のイベントは、Webex Meeting の登録機能により、ご登録いただきます。
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3. 承認・招待状メールの到着を待つ（承認は、五営業日以内に行います）
ご登録の詳細については、「Webex Meetingでの登録について」をご覧ください。
■トレーニングイベント詳細（タイムテーブル）
| タイトル |
時間 |
| 開講 |
10:00-10:05 |
| 1. AMD Versal Adaptive SoC：概要 |
10:05～ |
| 2. アーキテクチャ |
～10:45 |
| BRAKE |
10:45～11:00 |
| 3. デザイン ツール フロー |
11:00～12:00 |
| LUNCH |
12:00～13:30 |
| 4. エンベデッド ソフトウエア開発 |
13:30～ |
| 5. NoCの紹介と概念 |
～15:15 |
| BRAKE |
15:15～15:30 |
| 6. アプリケーションのパーティショニング |
15:30～ |
| LAB1 demo（QEMU) |
～17:00 |
※ 上記以外に1時間に10分程度休憩を取ります。
※ タイムテーブルは検討中のものです。内容は予告なく変更する場合がございますので、ご了承ください。
※ 開始前に接続テストの時間を設ける予定です。（9:00～10:00の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
New features and enhancements
in AMD Vitis Unified Software Platform
2023.2 Release
■トレーニングイベント概要
本イベントでは、バージョン2023.2よりEclipse Theia ベース GUI となったAMD Vitis™ Unified IDE を
使用した組み込みソフトウェアの設計と開発に必要なツールとテクニックを説明します。
このコースでは次の点に重点を置きます。
・組み込みソフトウェア開発フローの基本を復習
・ Vitis Unified IDE の用語と機能の確認
・ベアメタルおよび Linux® アプリケーションの開発
・Vitis Unified IDE を使用したアプリケーションのデバッグ
・Vitis Python™ コマンド ライン インターフェイスの使用
・クラシック Vitis IDE から Vitis Unified IDE への移行
注意！過去のイベントでご提供した無料再配信はございません。
■トレーニングイベント開催概要
- タイトル：New features and enhancements in AMD Vitis Unified Software Platform 2023.2
- 日時：2024年4月12日（金）10:00 ～17:00
- 費用：無償
- 内容：講義＆デモ
- 講師：平郡 政幸氏（エッチディーラボ契約講師：エムシップ・デザインズ合同会社）
- 開催方式：オンライン（WebEx Meeting）
- ご登録(お申込み)ページ： 受付終了
今回のイベントは、Webex Meeting の登録機能により、ご登録いただきます。
1. イベント用のWebex Meeting登録ページを開く
2. 必要事項を入力し、登録する
3. 承認・招待状メールの到着を待つ（承認は、五営業日以内に行います）
ご登録の詳細については、「Webex Meetingでの登録について」をご覧ください。
■トレーニングイベント詳細（タイムテーブル）
| タイトル |
時間 |
| 開講 |
10:00-10:10 |
| 1. Overview of Embedded Software Development |
10:10～ |
| 2. Driving the AMD Vitis Unified IDE |
～12:00 |
| お昼休み |
12:00～13:30 |
| LAB1 demo（ZCU104) |
13:30～ |
| 3. Bare-metal Application Development |
|
| 4. Linux Software Application Development |
～15:00 |
| COFFEE BRAKE |
15:00～15:30 |
| 5. Debugging Using the AMD Vitis Unified IDE |
15:30～ |
| 6. Using Python Commands from the Vitis Command Line Interface |
|
| 7. Migrating to the AMD Vitis Unified IDE |
～17:00 |
※ 上記以外に1時間に10分程度休憩を取ります。
※ タイムテーブルは検討中のものです。内容は予告なく変更する場合がございますので、ご了承ください。
※ 開始前に接続テストの時間を設ける予定です。（10:00～12:00の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
VitisとGStremerでKRIA SoMを動かす
～ Understanding AMD Vitis Unified Software Platform
and GStreamer with AMD Kria SoM ～
■トレーニングイベント概要
本イベントは2部構成です。Part1では Vitis 統合 ソフトウェア プラットフォームについてお話しします。
VitisはAMD FPGA/SoC製品向け組み込みソフトウエアの開発環境です。
2023年後半に公開されたバージョン2023.2ではEclipse Theiaオープンソースフレームワーク ベースに
生まれ変わりました。その特徴をご案内します。Part2ではGStreamerについて説明します。
GStreamerは、ストリーミングメディアアプリケーションを構築するためのパイプラインベースのマルチメディア
フレームワークです。このフレームワークは、キャプチャブロック、処理ブロック、表示ブロックなど、パイプ
ライン内のすべてのメディア処理ブロックをリンクするアーキテクチャを提供しています。これにより、複雑な
マルチメディアアプリケーションを効果的に構築できます。
Kria SoMに 画像処理アプリケーションを構築する方法をお話しします。
■トレーニングイベント開催概要
- タイトル：VitisとGStremerでKRIA SoMを動かす
～ Understanding AMD Vitis Unified Software Platform and GStreamer with AMD Kria SoM ～
- 日時：2024年3月14日（木）10:00 ～17:00
- 費用：無償
- 内容：講義＆デモ
- 講師：白石 繁氏（エッチディーラボ契約講師）
- 開催方式：オンライン（WebEx Meeting）
■トレーニングイベント詳細（タイムテーブル）
| タイトル |
時間 |
| Part1 Vitis入門 ～Understanding Vitis Unified Software Platform |
| 1.Vitis Unified Software Platform とは |
10:00～11:00 |
| 2.Vitisの使用例、Vitis ツール群について |
11:00～12:00 |
| お昼休み |
12:00～13:00 |
| Part2 GSreamer入門 ～ GStreamer with KriaSoM |
| 3. GStreamerとは何か |
13:00-13:30 |
| 4. GStreamerを使う手順 |
13:30-15:00 |
| —BRAKE— |
15:00-15:15 |
| 5. Kria SoMで画像処理をする |
15:15-16:00 |
| 6. Kria SoMで画像処理をする 実演 |
16:00-17:00 |
※ タイムテーブルは検討中のものです。内容は予告なく変更する場合がございますので、ご了承ください。
※ 開始前に接続テストの時間を設ける予定です。（9:15～9:45の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
Versal Adaptive SoC と AIエンジンのアーキテクチャ
～ Innovation Pioneered with AMD Versal
– Adaptive SoC Architecture & Hardware Development Tool Flow
■トレーニングイベント概要
VERSAL Adaptive SoCはCPUに代表されるスカラープロセッシングエレメント、DSPやGPUのようなベクタープロセッシングエレメント、プログラマブルロジック (FPGA)これら２つのエレメントを最適な形で組み合わせた革新的なヘテロジニアス演算アーキテクチャを持ちます。このアーキテクチャは高いソフトウエアプログラマビリティを有し、高度で広範囲にわたるアクセラーレーションを実現しながら、動的適応型リコンフィギュレーションで別のワークロードも加速します。
さらにVERSALに搭載されたAIエンジンは、5Gセルラーや機械学習の DNN/CNN など演算負荷の高いアプリ ケーションに向けたザイリンクスの新しいベクタープロセッサで、高性能な VLIW SIMDプロセッサをアレイ状に配置することにより 、従来のプログラマブルロジックソリューションに比べ消費電力を 50% 削減しながらシリコン面積あたりの演算密度を最大 8 倍に高めます。本イベントでは三回にわたり、VERSALとAIエンジンのアーキテクチャーと開発フローを解説します。
本開催は、その初回となります。
■トレーニングイベント開催概要
- タイトル：Versal Adaptive SoC と AIエンジンのアーキテクチャ
～ Innovation Pioneered with AMD Versal – Adaptive SoC Architecture & Hardware Development Tool Flow
- 日時：2023年10月27日（金）午後１時～５時
- 費用：無償
- 内容：講義＆デモ
- 開催方式：オンライン（WebEx Meeting）
- 講師：平郡 政幸氏（エッチディーラボ契約講師：エムシップ・デザインズ合同会社）予定
- ご登録(お申込み)ページ： (ご登録締切 10月26日 午後５時)
今回のイベントは、Webex Meeting の登録機能により、ご登録いただきます。
1. イベント用のWebex Meeting登録ページを開く
2. 必要事項を入力し、登録する
3. 承認・招待状メールの到着を待つ（承認は、五営業日以内に行います）
ご登録の詳細については、「Webex Meetingでの登録について」をご覧ください。
■トレーニングイベント詳細（タイムテーブル）
| タイトル |
時間 |
| 開講のご挨拶 |
13:10-13:40 |
| AMD Versal Adaptive SoC – Architecture Overview |
13:40-13:40 |
| AMD Versal Adaptive SoC – Design Tool Flow |
13:40-14:40 |
| 休憩 |
14:40-15:00 |
| デモ:Boot and Configuration |
15:00-16:00 |
| Introduction to the AMD Versal AI Engine Architecture |
16:00-16:30 |
※ タイムテーブルは検討中のものです。内容は予告なく変更する場合がございますので、ご了承ください。
※ 開始前に接続テストの時間を設ける予定です。（9:00～10:00の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
Versal AIエンジン開発フロー
～ Innovation Pioneered with AMD Versal
– AI Engine Architecture & System Development Tool Flow
■トレーニングイベント概要
VERSAL Adaptive SoCはCPUに代表されるスカラープロセッシングエレメント、DSPやGPUのようなベクタープロセッシングエレメント、プログラマブルロジック (FPGA)これら２つのエレメントを最適な形で組み合わせた革新的なヘテロジニアス演算アーキテクチャを持ちます。このアーキテクチャは高いソフトウエアプログラマビリティを有し、高度で広範囲にわたるアクセラーレーションを実現しながら、動的適応型リコンフィギュレーションで別のワークロードも加速します。
さらにVERSALに搭載されたAIエンジンは、5Gセルラーや機械学習の DNN/CNN など演算負荷の高いアプリ ケーションに向けたザイリンクスの新しいベクタープロセッサで、高性能な VLIW SIMDプロセッサをアレイ状に配置することにより 、従来のプログラマブルロジックソリューションに比べ消費電力を 50% 削減しながらシリコン面積あたりの演算密度を最大 8 倍に高めます。
本イベントでは三回にわたり、VERSALとAIエンジンのアーキテクチャーと開発フローを解説します。
本開催は、二回目となります。
■トレーニングイベント開催概要
- タイトル：Versal AIエンジン開発フロー
～ Innovation Pioneered with AMD Versal – AI Engine Architecture & System Development Tool Flow
- 日時：2023年11月29日（水）午後１時～５時
- 費用：無償
- 内容：講義＆デモ
- 開催方式：オンライン（WebEx Meeting）
- 講師：平郡 政幸氏（エッチディーラボ契約講師：エムシップ・デザインズ合同会社）予定
- ご登録(お申込み)ページ：こちらをクリックしてください (ご登録締切 11月28日 午後５時)
今回のイベントは、Webex Meeting の登録機能により、ご登録いただきます。
1. イベント用のWebex Meeting登録ページを開く
2. 必要事項を入力し、登録する
3. 承認・招待状メールの到着を待つ（承認は、五営業日以内に行います）
ご登録の詳細については、「Webex Meetingでの登録について」をご覧ください。
■トレーニングイベント詳細（タイムテーブル）
| タイトル |
時間 |
| 開講 |
13:00-13:10 |
| Versal AI Engine Tool Flow |
13:10-14:40 |
| 休憩 |
14:40-15:00 |
| デモ:Versal AI Engine Tool Flow |
15:00-16:00 |
| デモ:Versal AI Engine Tool Flow – Makefile |
16:00-16:30 |
※ タイムテーブルは検討中のものです。内容は予告なく変更する場合がございますので、ご了承ください。
※ 開始前に接続テストの時間を設ける予定です。（10:00～12:00の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
Versal AIエンジンとModel Composer
～ Innovation Pioneered with AMD Versal
– AI Engine Architecture & Vitis Model Composer
■トレーニングイベント概要
VERSAL Adaptive SoCはCPUに代表されるスカラープロセッシングエレメント、DSPやGPUのようなベクタープロセッシングエレメント、プログラマブルロジック (FPGA)これら２つのエレメントを最適な形で組み合わせた革新的なヘテロジニアス演算アーキテクチャを持ちます。このアーキテクチャは高いソフトウエアプログラマビリティを有し、高度で広範囲にわたるアクセラーレーションを実現しながら、動的適応型リコンフィギュレーションで別のワークロードも加速します。
さらにVERSALに搭載されたAIエンジンは、5Gセルラーや機械学習の DNN/CNN など演算負荷の高いアプリ ケーションに向けたザイリンクスの新しいベクタープロセッサで、高性能な VLIW SIMDプロセッサをアレイ状に配置することにより 、従来のプログラマブルロジックソリューションに比べ消費電力を 50% 削減しながらシリコン面積あたりの演算密度を最大 8 倍に高めます。
本イベントでは三回にわたり、VERSALとAIエンジンのアーキテクチャーと開発フローを解説します。
本開催は、三回目となります。
■トレーニングイベント開催概要
- タイトル：Versal AIエンジンとModel Composer
～ Innovation Pioneered with AMD Versal – AI Engine Architecture & Vitis Model Composer
- 日時：2023年12月22日（金）午後１時～５時
- 費用：無償
- 内容：講義＆デモ
- 開催方式：オンライン（WebEx Meeting）
- 講師：平郡 政幸氏（エッチディーラボ契約講師：エムシップ・デザインズ合同会社）予定
- ご登録(お申込み)ページ：こちらをクリックしてください (ご登録締切 12月21日 午後５時)
今回のイベントは、Webex Meeting の登録機能により、ご登録いただきます。
1. イベント用のWebex Meeting登録ページを開く
2. 必要事項を入力し、登録する
3. 承認・招待状メールの到着を待つ（承認は、五営業日以内に行います）
ご登録の詳細については、「Webex Meetingでの登録について」をご覧ください。
■トレーニングイベント詳細（タイムテーブル）
| タイトル |
時間 |
| 開講 |
13:00-14:10 |
| AI Engine DSP Library Overview |
13:10-13:40 |
| Vitis Model Composer for AI Engine Design |
13:40-14:40 |
| 休憩 |
14:40-15:00 |
| デモ: Designing Filters Using the AI Engine DSP Library in Vitis Model Composer |
15:00-16:30 |
※ タイムテーブルは検討中のものです。内容は予告なく変更する場合がございますので、ご了承ください。
※ 開始前に接続テストの時間を設ける予定です。（10:00～12:00の間）
■お問合せ先
training-qa@hdlab.co.jp 宛にお願いします。
