[1日コース] Cコードベースの設計 : Vivado HLx を使用した高位合成
カテゴリ画像 | Courseへのリンク | 日程 | 会場、受講料 | 状況 | category | 開催月 | 締切時間 | Flag |
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Vivado.png | Vivado Design Suite でのFPGA設計導入 | 4月4日(木)-5日(金) 申込締切日:3/26 10:00~17:30 | オンライン TC:8TC 現金:¥107,800 | 開催中止 | FPGAデバイス&ツールコース | 2024年4月 | 202403261700 | 0 |
embe.png | Zynq SoC システムアーキテクチャ | 4月4日(木)-5日(金) 申込締切日:3/26 10:00~18:00 | オンライン TC:8TC 現金:¥107,800 | 開催中止 | エンベデッドコース | 2024年4月 | 202403261700 | 0 |
Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 4月9日(火) 申込締切日:3/29 10:00~17:30 | 新横浜(hdLab) TC:4TC 現金:¥53,900 | 1566 | FPGAデバイス&ツールコース | 2024年4月 | 202403291700 | 1 |
embe.png | ARTYを使用したMicroBlaze開発入門 | 4月10日(水) 申込締切日:4/1 10:00~17:30 | 新横浜(hdLab) TC:4TC 現金:¥53,900 | 開催中止 | エンベデッドコース | 2024年4月 | 202404011700 | 0 |
Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 4月11日(木)-12日(金) 申込締切日:4/2 10:00~18:00 | オンライン TC:8TC 現金:¥107,800 | 1568 | FPGAデバイス&ツールコース | 2024年4月 | 202404021700 | 1 |
Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 4月15日(月) 申込締切日:4/4 10:00~17:30 | オンライン TC:4TC 現金:¥53,900 | 1569 | FPGAデバイス&ツールコース | 2024年4月 | 202404041700 | 1 |
Vivado.png | Vivado Design Suite でのインプリメント手法 | 4月16日(火) 申込締切日:4/5 10:00~17:30 | オンライン TC:4TC 現金:¥53,900 | 1570 | FPGAデバイス&ツールコース | 2024年4月 | 202404051700 | 1 |
Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 4月23日(火) 申込締切日:4/12 10:00~17:30 | 新横浜(hdLab) TC:4TC 現金:¥53,900 | 1571 | FPGAデバイス&ツールコース | 2024年4月 | 202404121700 | 1 |
AdovancedMin2.png | Zynq UltraScale+ MPSoC システムアーキテクチャ | 4月25日(木)-26日(金) 申込締切日:4/16 10:00~18:00 | オンライン TC:12TC 現金:¥132,000 | 1572 | アドバンスドコース | 2024年4月 | 202404161700 | 1 |
Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 4月25日(木)-26日(金) 申込締切日:4/16 10:00~18:00 | 新横浜(hdLab) TC:8TC 現金:¥107,800 | 1573 | FPGAデバイス&ツールコース | 2024年4月 | 202404161700 | 1 |
Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 5月8日(水) 申込締切日:4/24 10:00~17:30 | オンライン TC:4TC 現金:¥53,900 | 1575 | FPGAデバイス&ツールコース | 2024年5月 | 202404241700 | 1 |
Vivado.png | Vivado Design Suite でのタイミング クロージャ | 5月9日(木) 申込締切日:4/25 10:00~17:30 | オンライン TC:4TC 現金:¥53,900 | 1576 | FPGAデバイス&ツールコース | 2024年5月 | 202404251700 | 1 |
AdovancedMin2.png | VITISアクセラレーション開発 | 5月14日(火)-15日(水) 申込締切日:5/1 10:00~18:00 | オンライン TC:12TC 現金:¥132,000 | 1577 | アドバンスドコース | 2024年5月 | 202405011700 | 1 |
embe.png | Zynq SoC エンベデッドシステム開発 | 5月16日(木)-17日(金) 申込締切日:5/7 10:00~18:00 | オンライン TC:8TC 現金:¥107,800 | 1578 | エンベデッドコース | 2024年5月 | 202405071700 | 1 |
AdovancedMin2.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 5月21日(火) 申込締切日:5/10 10:00~18:00 | オンライン TC:6TC 現金:¥66,000 | 1579 | アドバンスドコース | 2024年5月 | 202405101700 | 1 |
AdovancedMin2.png | Kria KV260 入門 | 5月22日(水) 申込締切日:5/13 13:00~18:00 | 新横浜(hdLab) TC:8TC ※TCのみ | 1580 | アドバンスドコース | 2024年5月 | 202405131700 | 1 |
CONN.png | PCI Express デザイン | 5月23日(木)-24日(金) 申込締切日:5/14 10:00~17:30 | オンライン TC:12TC 現金:¥132,000 | 1581 | 高速インターフェイスコース | 2024年5月 | 202405141700 | 1 |
AdovancedMin2.png | Kria KV260 Vision AI | 5月28日(火)-29日(水) 申込締切日:5/17 10:00~18:00 | オンライン TC:12TC 現金:¥132,000 | 1582 | アドバンスドコース | 2024年5月 | 202405171700 | 1 |
Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 5月30日(木)-31日(金) 申込締切日:5/21 10:00~18:00 | オンライン TC:8TC 現金:¥107,800 | 1583 | FPGAデバイス&ツールコース | 2024年5月 | 202405211700 | 1 |
embe.png | Embedded Systems Software Design Basic | 6月5日(水)-6日(木) 申込締切日:5/27 10:00~18:00 | 新横浜(hdLab) TC:12TC 現金:¥132,000 | 1585 | エンベデッドコース | 2024年6月 | 202405271700 | 1 |
embe.png | Embedded Systems Software Design OS | 6月7日(金) 申込締切日:5/29 10:00~18:00 | 新横浜(hdLab) TC:6TC 現金:¥66,000 | 1586 | エンベデッドコース | 2024年6月 | 202405291700 | 1 |
Vivado.png | タイミングクロージャテクニックPart1 | 6月6日(木) 申込締切日:5/28 10:00~17:30 | オンライン TC:6TC 現金:¥66,000 | 1587 | FPGAデバイス&ツールコース | 2024年6月 | 202405281700 | 1 |
Vivado.png | タイミングクロージャテクニックPart2 | 6月7日(金) 申込締切日:5/29 10:00~17:30 | オンライン TC:6TC 現金:¥66,000 | 1588 | FPGAデバイス&ツールコース | 2024年6月 | 202405291700 | 1 |
Vivado.png | IP インテグレーターツールによる設計 | 6月11日(火) 申込締切日:5/31 10:00~17:30 | オンライン TC:6TC 現金:¥66,000 | 1589 | FPGAデバイス&ツールコース | 2024年6月 | 202405311700 | 1 |
AdovancedMin2.png | OS and Hypervisors in Adaptive SoCs | 6月11日(火)-12日(水) 申込締切日:5/31 10:00~18:00 | 新横浜(hdLab) TC:12TC 現金:¥132,000 | 1590 | アドバンスドコース | 2024年6月 | 202405311700 | |
AdovancedMin2.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 6月13日(木)-14日(金) 申込締切日:6/4 10:00~18:00 | 新横浜(hdLab) TC:12TC 現金:¥132,000 | 1591 | アドバンスドコース | 2024年6月 | 202406041700 | |
embe.png | PetaLinuxツールを使用したエンベデッドデザイン | 6月18日(火)-19日(水) 申込締切日:6/7 10:00~18:00 | 新横浜(hdLab) TC:8TC 現金:¥107,800 | 1592 | エンベデッドコース | 2024年6月 | 202406071700 | |
Vivado.png | Vivado Design Suite でのFPGA設計導入 | 6月20日(木)-21日(金) 申込締切日:6/11 10:00~17:30 | 新横浜(hdLab) TC:8TC 現金:¥107,800 | 1593 | FPGAデバイス&ツールコース | 2024年6月 | 202406111700 | |
Vivado.png | Verification with SystemVerilog | 6月20日(木)-21日(金) 申込締切日:6/11 10:00~18:00 | オンライン TC:8TC 現金:¥107,800 | 1594 | FPGAデバイス&ツールコース | 2024年6月 | 202406111700 | |
Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 6月25日(火) 申込締切日:6/14 10:00~17:30 | 新横浜(hdLab) TC:4TC 現金:¥53,900 | 1595 | FPGAデバイス&ツールコース | 2024年6月 | 202406141700 | |
AdovancedMin2.png | VitisAIプラットフォーム | 6月27日(木)-28日(金) 申込締切日:6/18 10:00~18:00 | オンライン TC:12TC 現金:¥132,000 | 1596 | アドバンスドコース | 2024年6月 | 202406181700 | |
Vivado.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 6月27日(木)-28日(金) 申込締切日:6/18 10:00~18:00 | オンライン TC:8TC 現金:¥107,800 | 1597 | FPGAデバイス&ツールコース | 2024年6月 | 202406181700 |
このコースでは、Vivado™ HLS (高位合成) について説明します。トピックには、合成方法、機能、スループットの向上、エリア、インターフェイスの作成、レイテンシ、テストベンチのコーディング、コーディングのヒントなどが含まれます。ここでは、Vivado HLS を使用してエンベデッド環境で高速パフォーマンスを実現するようコードを最適化して、回路評価用にダウンロードする方法を身に付けます。
[このコースで学べること]
コース名 | [1日コース]C コード ベースの設計 : Vivado HLx を使用した高位合成 |
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ソフトウェアツール | Vivado Design Suite 2017.3 |
ハードウェア | Kintex-7 FPGA KC705 ボード |
トレーニング期間 | 1日間 |
受講料 | 1名様 4TC or 53,900円(税込) |
受講対象者 | 高位合成を使用するソフトウェアおよびハードウェア エンジニア |
受講要件 | ・C、C++、System C に関する知識 ・高位合成に携わるソフトウェア エンジニアまたはハードウェア エンジニアであること |
コース内容 | ・高位合成の概要 ・Vivado HLS ツールの基本 ・演習 1 : Vivado HLSツール GUIフローの概要 ・指示子によるデザインの探索 ・I/O インターフェイスの概要 ・ブロックレベルのプロトコル ・演習 3 :ブロックレベルの I/O プロトコル ・ポートレベルのプロトコル ・パイプラインによるパフォーマンス向上:PIPELINE ・演習 6 : パフォーマンスのためのパイプライン処理 : PIPELINE ・パフォーマンス向上:構造の最適化 ・演習 8 : パフォーマンスのための構造の最適化 ・Vivado HLSツールのデフォルト動作 :レイテンシ ・エリアの削減 ・HLxデザインフローの概要 ・HLS対SDSoC開発環境とフロー |