Verification with SystemVerilog
| カテゴリ画像 | Courseへのリンク | 日程 | 会場、受講料 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 4月4日(木)-5日(金) 申込締切日：3/26 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 開催中止 | FPGAデバイス&ツールコース | 2024年4月 | 202403261700 | 0 |
| embe.png | Zynq SoC システムアーキテクチャ | 4月4日(木)-5日(金) 申込締切日：3/26 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 開催中止 | エンベデッドコース | 2024年4月 | 202403261700 | 0 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 4月9日(火) 申込締切日：3/29 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1566 | FPGAデバイス&ツールコース | 2024年4月 | 202403291700 | 1 |
| embe.png | ARTYを使用したMicroBlaze開発入門 | 4月10日(水) 申込締切日：4/1 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 開催中止 | エンベデッドコース | 2024年4月 | 202404011700 | 0 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 4月11日(木)-12日(金) 申込締切日：4/2 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1568 | FPGAデバイス&ツールコース | 2024年4月 | 202404021700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 4月15日(月) 申込締切日：4/4 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1569 | FPGAデバイス&ツールコース | 2024年4月 | 202404041700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 4月16日(火) 申込締切日：4/5 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1570 | FPGAデバイス&ツールコース | 2024年4月 | 202404051700 | 1 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 4月23日(火) 申込締切日：4/12 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1571 | FPGAデバイス&ツールコース | 2024年4月 | 202404121700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 4月25日(木)-26日(金) 申込締切日：4/16 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1572 | アドバンスドコース | 2024年4月 | 202404161700 | 1 |
| Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 4月25日(木)-26日(金) 申込締切日：4/16 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1573 | FPGAデバイス&ツールコース | 2024年4月 | 202404161700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 5月8日(水) 申込締切日：4/24 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1575 | FPGAデバイス&ツールコース | 2024年5月 | 202404241700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 5月9日(木) 申込締切日：4/25 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1576 | FPGAデバイス&ツールコース | 2024年5月 | 202404251700 | 1 |
| AdovancedMin2.png | VITISアクセラレーション開発 | 5月14日(火)-15日(水) 申込締切日：5/1 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1577 | アドバンスドコース | 2024年5月 | 202405011700 | 1 |
| embe.png | Zynq SoC エンベデッドシステム開発 | 5月16日(木)-17日(金) 申込締切日：5/7 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1578 | エンベデッドコース | 2024年5月 | 202405071700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 5月21日(火) 申込締切日：5/10 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 1579 | アドバンスドコース | 2024年5月 | 202405101700 | 1 |
| AdovancedMin2.png | Kria KV260 入門 | 5月22日(水) 申込締切日：5/13 13:00~18:00 | 新横浜(hdLab) TC：8TC ※TCのみ | 1580 | アドバンスドコース | 2024年5月 | 202405131700 | 1 |
| CONN.png | PCI Express デザイン | 5月23日(木)-24日(金) 申込締切日：5/14 10:00~17:30 | オンライン TC：12TC 現金：¥132,000 | 1581 | 高速インターフェイスコース | 2024年5月 | 202405141700 | 1 |
| AdovancedMin2.png | Kria KV260 Vision AI | 5月28日(火)-29日(水) 申込締切日：5/17 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1582 | アドバンスドコース | 2024年5月 | 202405171700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 5月30日(木)-31日(金) 申込締切日：5/21 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1583 | FPGAデバイス&ツールコース | 2024年5月 | 202405211700 | 1 |
| embe.png | Embedded Systems Software Design Basic | 6月5日(水)-6日(木) 申込締切日：5/27 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1585 | エンベデッドコース | 2024年6月 | 202405271700 | 1 |
| embe.png | Embedded Systems Software Design OS | 6月7日(金) 申込締切日：5/29 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1586 | エンベデッドコース | 2024年6月 | 202405291700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 6月6日(木) 申込締切日：5/28 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1587 | FPGAデバイス&ツールコース | 2024年6月 | 202405281700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 6月7日(金) 申込締切日：5/29 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1588 | FPGAデバイス&ツールコース | 2024年6月 | 202405291700 | 1 |
| Vivado.png | IP インテグレーターツールによる設計 | 6月11日(火) 申込締切日：5/31 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1589 | FPGAデバイス&ツールコース | 2024年6月 | 202405311700 | 1 |
| AdovancedMin2.png | OS and Hypervisors in Adaptive SoCs | 6月11日(火)-12日(水) 申込締切日：5/31 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1590 | アドバンスドコース | 2024年6月 | 202405311700 | |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 6月13日(木)-14日(金) 申込締切日：6/4 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1591 | アドバンスドコース | 2024年6月 | 202406041700 | |
| embe.png | PetaLinuxツールを使用したエンベデッドデザイン | 6月18日(火)-19日(水) 申込締切日：6/7 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1592 | エンベデッドコース | 2024年6月 | 202406071700 | |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 6月20日(木)-21日(金) 申込締切日：6/11 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1593 | FPGAデバイス&ツールコース | 2024年6月 | 202406111700 | |
| Vivado.png | Verification with SystemVerilog | 6月20日(木)-21日(金) 申込締切日：6/11 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1594 | FPGAデバイス&ツールコース | 2024年6月 | 202406111700 | |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 6月25日(火) 申込締切日：6/14 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1595 | FPGAデバイス&ツールコース | 2024年6月 | 202406141700 | |
| AdovancedMin2.png | VitisAIプラットフォーム | 6月27日(木)-28日(金) 申込締切日：6/18 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1596 | アドバンスドコース | 2024年6月 | 202406181700 | |
| Vivado.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 6月27日(木)-28日(金) 申込締切日：6/18 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1597 | FPGAデバイス&ツールコース | 2024年6月 | 202406181700 |
このコースでは、検証のための SystemVerilog 構造の概要を説明します。
重点を置くのは次の点です。
- ・SystemVerilog で利用可能な構造を利用してテスト対象デザイン (DUT) を検証するためのテストベンチを作成する
- ・オブジェクト指向モデリング、データ型、再利用可能なタスクと関数、ランダム化、コード カバレッジ、アサーション、ダイレクト プログラミング インターフェイス (DPI)、およびプロセス間通信のレビュー
- ・Vivado Simulator でどこまでできるか
【ご注意下さい】
このコースの説明は日本語で行いますが、テキストは英語となります。
テキストより
| コース名 | Verification with SystemVerilog |
|---|---|
| ソフトウェアツール | ・Vivado™ Design Suite 2023.1 |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 8TC or 107,800円(税込) |
| 受講対象者 | ハードウェアおよび検証エンジニア |
| 受講要件 | ・ 経験豊富な Verilog ユーザー、または Verilog による設計コースを完了していること |
| コース内容 | ※テキストは全て英語です！ 「 Application Processing Unit」、「Real-Time Processing Unit」、 「Power Management」は "MPSoC Boot and Platform Management"コースに含まれます Day 1 ・Introduction to SystemVerilog for Verification SystemVerilog 言語の概要を説明します。 {講義} ・Data Types SystemVerilog のデータ型と配列 (固定サイズ配列、動的配列、 連想配列など) について説明します。 {講義} ・Tasks and Functions SystemVerilog のタスクと機能をレビューする {講義、Lab 1} ・SystemVerilog Verification Building Blocks プログラム、インターフェイス、クロッキング、パッケージなどの SystemVerilog 検証の構成要素について説明します。 {講義、Lab2} ・Object-Oriented Modeling カプセル化、継承、ポリモーフィズムなどのオブジェクト指向モデリングを 導入します。 {講義、Lab 3} Day 2 ・Randomization ランドケース、ランダム シーケンス、クラスベースのランダム化などの ランダム化方法を示します。 {講義、Lab 4} ・Coverage カバーグループ、カバーポイント、ビンの機能範囲と使用法について 説明します。 {講義、Lab 5} ・Assertions さまざまな種類のアサーションを確認します。 {講義、Lab 6} ・Direct Programming Interface C 言語と対話するためのダイレクト プログラミング インターフェイス (DPI) を 導入します。 ｛講義、デモ｝ ・Interprocess Communication 複雑なシステムをモデル化するために使用されるさまざまなプロセス間の プロセス間通信について説明します。 {講義} Lab(演習)の説明 ・Lab 1: タスクと関数の実装: タスクと関数を使用して、DUT に入力データを提供し、シミュレーションを 実行します。 ・Lab 2: テストベンチを DUT に接続する: 新しい SystemVerilog 検証ビルディング ブロックを利用して、入力データを DUT に接続します。 ・Lab 3: オブジェクト指向モデリング: オブジェクト指向プログラミングの概念を使用して、DUT の検証を強化する クラスを作成します。 ・Lab 4: ランダム化: DUT への入力としてランダム データを作成し、設計を完全に検証します。 ・Lab 5: カバレッジ: カバレッジ グループを作成して使用し、DUT のコード カバレッジを検証します。 調整を行って、カバレッジを再度検証します。 ・Lab 6: アサーション: DUT に対して考えられるすべての条件が検証されていることを検証する アサーションを作成します。 |
| 関連する資料 | 準備中 |