XILINX FPGA向けRTL設計スタイルガイドセミナー
| カテゴリ | 講座名 | 日程 | 場所 | 状況 | カテゴリー(内部用) | 日程(内部用) | 締め切り日(内部用) | 開催可否(内部用) |
|---|---|---|---|---|---|---|---|---|
| embe.png | VITISでのエンベデッドシステムソフトウェア開発 | 12/1(木)~12/2(金) 申込締切日：11/21 10:00~18:00 | 新横浜(hdLab) | 1277 | エンベデッドコース | 2022年12月 | 202211211700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC ソフトウェアデザイン | 12/6(火)~12/7(水) 申込締切日：11/25 10:00~18:00 | ハイブリッド開催 オンライン or 新横浜(hdLab) | 1279 | アドバンスドコース | 2022年12月 | 202211251700 | 1 |
| Vivado.png | Vivado Design Suite を使用したIPの管理 | 12/6(火) 申込締切日：11/25 10:00~17:30 | オンライン | 1278 | FPGAデバイス&ツールコース | 2022年12月 | 202211251700 | 1 |
| no_image.png | Vitis Model Composer | 12/8(木)~12/9(金) 申込締切日：11/29 10:00~18:00 | 新横浜(hdLab) | 満席 | アドバンスドコース | 2022年12月 | 202211291700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 12/8(木) 申込締切日：11/29 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2022年12月 | 202211291700 | 0 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ テクニック | 12/12(月)~12/13(火) 申込締切日：12/1 10:00~17:30 | 新横浜(hdLab) | 開催中止 | FPGAデバイス&ツールコース | 2022年12月 | 202212011700 | 0 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 12/15(木) 申込締切日：12/6 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2022年12月 | 202212061700 | 0 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 12/19(月)~12/20(火) 申込締切日：12/8 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2022年12月 | 202212081700 | 0 |
| embe.png | Zynq SoC エンベデッドシステムソフトウェア開発 | 12/20(火)~12/21(水) 申込締切日：12/9 10:00~18:00 | オンライン | 1285 | エンベデッドコース | 2022年12月 | 202212091700 | 1 |
| no_image.png | VitisAIプラットフォーム | 12/22(木)~12/23(金) 申込締切日：12/13 10:00~18:00 | ハイブリッド開催 オンライン or 新横浜(hdLab) | 1286 | アドバンスドコース | 2022年12月 | 202212131700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 1/12(木)~1/13(金) 申込締切日：12/26 10:00~18:00 | オンライン | 1288 | FPGAデバイス&ツールコース | 2023年1月 | 202212261700 | 1 |
| embe.png | PetaLinuxツールを使用したエンベデッドデザイン | 1/12(木)~1/13(金) 申込締切日：12/26 10:00~18:00 | オンライン | 1289 | エンベデッドコース | 2023年1月 | 202212261700 | 1 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 1/16(月) 申込締切日：12/28 10:00~17:30 | 新横浜(hdLab) | 1290 | FPGAデバイス&ツールコース | 2023年1月 | 202212281700 | 1 |
| embe.png | ARTYを使用したMicroBlaze開発入門 | 1/18(水) 申込締切日：1/6 10:00~17:30 | 新横浜(hdLab) | 1293 | エンベデッドコース | 2023年1月 | 202301061700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 1/17(火)~1/18(水) 申込締切日：1/6 10:00~18:00 | オンライン | 1292 | アドバンスドコース | 2023年1月 | 202301061700 | 1 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 1/17(火) 申込締切日：1/6 10:00~17:30 | 新横浜(hdLab) | 1291 | FPGAデバイス&ツールコース | 2023年1月 | 202301061700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 1/19(木)~1/20(金) 申込締切日：1/10 10:00~17:30 | オンライン | 1294 | FPGAデバイス&ツールコース | 2023年1月 | 202301101700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 1/23(月) 申込締切日：1/12 10:00~17:30 | オンライン | 1295 | FPGAデバイス&ツールコース | 2023年1月 | 202301121700 | 1 |
| embe.png | Zynq SoC システムアーキテクチャ | 1/24(火)~1/25(水) 申込締切日：1/13 10:00~18:00 | オンライン | 1297 | エンベデッドコース | 2023年1月 | 202301131700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 1/24(火) 申込締切日：1/13 10:00~17:30 | オンライン | 1296 | FPGAデバイス&ツールコース | 2023年1月 | 202301131700 | 1 |
| no_image.png | Kria KV260 Vision AI | 1/26(木)~1/27(金) 申込締切日：1/17 10:00~18:00 | オンライン | 1298 | アドバンスドコース | 2023年1月 | 202301171700 | 1 |
| Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 1/26(木)~1/27(金) 申込締切日：1/17 10:00~18:00 | 新横浜(hdLab) | 1299 | FPGAデバイス&ツールコース | 2023年1月 | 202301171700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 1/31(火)~2/1(水) 申込締切日：1/20 10:00~18:00 | オンライン | 1302 | アドバンスドコース | 2023年1月 | 202301201700 | 1 |
| Vivado.png | Vivado Design Suite ツールフロー | 1/31(火) 申込締切日：1/20 10:00~17:30 | オンライン | 1300 | FPGAデバイス&ツールコース | 2023年1月 | 202301201700 | 1 |
| Vivado.png | Spartan-6 FPGAのマイグレーション | 2/1(水) 申込締切日：1/23 10:00~17:30 | オンライン | 開催予定 | FPGAデバイス&ツールコース | 2023年2月 | 202301231700 | 1 |
| DSP.png | Vitis HLSを使った高位合成 | 2/2(木)~2/3(金) 申込締切日：1/24 10:00~18:00 | オンライン | 1304 | DSPコース | 2023年2月 | 202301241700 | 1 |
| no_image.png | Versal ACAP: アーキテクチャとメソドロジー１ | 2/7(火)~2/8(水) 申込締切日：1/27 10:00~18:00 | オンライン | 1306 | アドバンスドコース | 2023年2月 | 202301271700 | 1 |
| Vivado.png | IP インテグレーターツールによる設計 | 2/7(火) 申込締切日：1/27 10:00~17:30 | オンライン | 開催予定 | FPGAデバイス&ツールコース | 2023年2月 | 202301271700 | 1 |
| no_image.png | Versal ACAP: アーキテクチャとメソドロジー２ | 2/9(木) 申込締切日：1/31 10:00~18:00 | オンライン | 1307 | アドバンスドコース | 2023年2月 | 202301311700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 2/9(木) 申込締切日：1/31 10:00~17:30 | オンライン | 1309 | FPGAデバイス&ツールコース | 2023年2月 | 202301311700 | 1 |
| no_image.png | Versal ACAP: ネットワーク オン チップ | 2/10(金) 申込締切日：2/1 10:00~18:00 | オンライン | 1308 | アドバンスドコース | 2023年2月 | 202302011700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 2/10(金) 申込締切日：2/1 10:00~17:30 | オンライン | 1310 | FPGAデバイス&ツールコース | 2023年2月 | 202302011700 | 1 |
| CONN.png | PCI Express デザイン | 2/14(火)~2/15(水) 申込締切日：2/3 10:00~17:30 | オンライン | 1311 | 高速インターフェイスコース | 2023年2月 | 202302031700 | 1 |
| embe.png | Zynq SoC エンベデッドシステム開発 | 2/15(水)~2/16(木) 申込締切日：2/6 10:00~18:00 | オンライン | 1312 | エンベデッドコース | 2023年2月 | 202302061700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 2/21(火)~2/22(水) 申込締切日：2/10 10:00~17:30 | オンライン | 1313 | FPGAデバイス&ツールコース | 2023年2月 | 202302101700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 2/27(月) 申込締切日：2/14 10:00~18:00 | オンライン | 1314 | アドバンスドコース | 2023年2月 | 202302141700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ テクニック | 2/28(火)~3/1(水) 申込締切日：2/15 10:00~17:30 | 新横浜(hdLab) | 1316 | FPGAデバイス&ツールコース | 2023年2月 | 202302151700 | 1 |
| Vivado.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 2/28(火)~3/1(水) 申込締切日：2/15 10:00~18:00 | オンライン | 1317 | FPGAデバイス&ツールコース | 2023年2月 | 202302151700 | 1 |
| embe.png | VITISでのエンベデッドシステムソフトウェア開発 | 3/2(木)~3/3(金) 申込締切日：2/17 10:00~18:00 | 新横浜(hdLab) | 1318 | エンベデッドコース | 2023年3月 | 202302171700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 3/2(木)~3/3(金) 申込締切日：2/17 10:00~18:00 | オンライン | 1319 | FPGAデバイス&ツールコース | 2023年3月 | 202302171700 | 1 |
| no_image.png | VITISアクセラレーション開発 | 3/7(火)~3/8(水) 申込締切日：2/22 10:00~18:00 | オンライン | 1329 | アドバンスドコース | 2023年3月 | 202302221700 | 1 |
| Vivado.png | Vivado Design Suite ツールフロー | 3/7(火) 申込締切日：2/22 10:00~17:30 | オンライン | 1320 | FPGAデバイス&ツールコース | 2023年3月 | 202302221700 | 1 |
| no_image.png | Vitis Model Composer | 3/9(木)~3/10(金) 申込締切日：2/28 10:00~18:00 | オンライン | 1330 | アドバンスドコース | 2023年3月 | 202302281700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC ソフトウェアデザイン | 3/14(火)~3/15(水) 申込締切日：3/3 10:00~18:00 | オンライン | 1321 | アドバンスドコース | 2023年3月 | 202303031700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 3/14(火) 申込締切日：3/3 10:00~17:30 | オンライン | 1322 | FPGAデバイス&ツールコース | 2023年3月 | 202303031700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 3/15(水) 申込締切日：3/6 10:00~17:30 | オンライン | 1323 | FPGAデバイス&ツールコース | 2023年3月 | 202303061700 | 1 |
| embe.png | Zynq SoC エンベデッドシステムソフトウェア開発 | 3/16(木)~3/17(金) 申込締切日：3/7 10:00~18:00 | オンライン | 1324 | エンベデッドコース | 2023年3月 | 202303071700 | 1 |
| no_image.png | VitisAIプラットフォーム | 3/23(木)~3/24(金) 申込締切日：3/14 10:00~18:00 | オンライン | 1326 | アドバンスドコース | 2023年3月 | 202303141700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 3/27(月)~3/28(火) 申込締切日：3/16 10:00~17:30 | 新横浜(hdLab) | 1325 | FPGAデバイス&ツールコース | 2023年3月 | 202303161700 | 1 |
| no_image.png | Versal AI Engine 1: アーキテクチャとデザインフロー | 3/28(火)~3/29(水) 申込締切日：3/17 10:00~18:00 | オンライン | 1327 | アドバンスドコース | 2023年3月 | 202303171700 | 1 |
| no_image.png | Versal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング | 3/30(木)~3/31(金) 申込締切日：3/21 10:00~18:00 | オンライン | 1328 | アドバンスドコース | 2023年3月 | 202303211700 | 1 |
本コースでは、国内の半導体メーカーや電子機器製造会社が蓄積してきた記述スタイルを一般化した 「RTL設計スタイルガイド」を理解することにより、FPGA設計向けに品質の高い設計物を得る設計法を習得することを目的としています。特に、XILINX社が推奨する「UltraFast設計手法」のノウハウと併せて、FPGA設計手法の理解と具体的な回路および記述例を説明します。
[このコースで学べること]
| コース名 | XILINX FPGA向けRTL設計スタイルガイドセミナー [HDLABオリジナル] |
|---|---|
| ソフトウェアツール | Vivado Design Suite 2019.1 |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 8TC or 107,800円(税込) |
| 受講対象者 | ・RTL設計における記述スタイルを身につけたい初級者 ・FPGA設計者及びプロジェクトマネージャー |
| 受講要件 | ・Verilog HDLもしくはVHDL設計経験のある方 |
| コース内容 | 第1章 FPGA設計でのLVDS, PLL周辺回路作成ノウハウ ・クロック供給の基本 ・PLLを使う意義 ・LVDSを使ったFPGA間転送の考え方 ・GTX、GTPを使うときの注意点 第2章 初期リセットとFPGAの初期化 ・リセットはすべて同期化が必要 ・FFは同期リセットにするか非同期リセット端子を使うか ・安全なリセットの設計とは 第3章 非同期クロックドメイン間の通信 ・メタ・ステーブルについて ・非同期クロックドメイン間の設計手法 第4章 RTL記述ノウハウ ・バグを少なくするRTLコーディングスタイル ・冗長性が少ない記述を心がける ・If文の書き方 ・case文の書き方 ・ステートマシンの書き方 第5章 テストベンチ記述の基本 ・クロックエッジベースのテストベンチ ・レーシングを発生させないテストベンチとは ・Taskのプロシージャ―の記述方法 第6章 期待値照合とランダム、アサーション ・期待値照合の必要性と実施方法 ・ランダムを利用したシミュレーション ・カバレッジとは ・アサーション検証 演習 1. クロックゲーティング 2. LVDS ７：１変換ソリューション 3. ジッタモデルによる非同期シミュレーション 4. 非同期FIFOのフラグ使用方法 5. case文とif文の記述スタイル 6. 回路構造の問題 7. DSPブロックの推論 |