XILINX FPGA向けRTL設計スタイルガイドセミナー

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
Vivado.pngVivado Design Suite ツールフロー6/2(木)
申込締切日:5/24
10:00~17:30
オンライン1203FPGAデバイス&ツールコース2022年6月2022052417001
no_image.pngSystem Generator を使用したDSPデザイン6/2(木)~6/3(金)
申込締切日:5/24
10:00~18:00
新横浜(hdLab)1215アドバンスドコース2022年6月2022052417001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー16/7(火)~6/8(水)
申込締切日:5/27
10:00~18:00
オンライン開催中止アドバンスドコース2022年6月2022052717000
no_image.pngVersal ACAP: アーキテクチャとメソドロジー26/9(木)
申込締切日:5/31
10:00~18:00
オンライン開催中止アドバンスドコース2022年6月2022053117000
Vivado.pngVivado Design Suite を使用したIPの管理6/9(木)
申込締切日:6/2
10:00~17:30
開催決定・締切延長
オンライン1207FPGAデバイス&ツールコース2022年6月2022060217001
no_image.pngVersal ACAP: ネットワーク オン チップ6/10(金)
申込締切日:6/1
10:00~18:00
オンライン開催中止アドバンスドコース2022年6月2022060117000
no_image.pngVitisAIプラットフォーム6/14(火)~6/15(水)
申込締切日:6/3
10:00~18:00
オンライン1208アドバンスドコース2022年6月2022060317001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発6/16(木)~6/17(金)
申込締切日:6/7
10:00~18:00
オンライン開催中止エンベデッドコース2022年6月2022060717000
Vivado.pngVivado Design Suite でのUltraFast設計手法6/23(木)
申込締切日:6/14
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年6月2022061417000
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン6/23(木)~6/24(金)
申込締切日:6/14
10:00~18:00
オンライン1211アドバンスドコース2022年6月2022061417001
Vivado.pngVivado Design Suite でのFPGA設計導入6/27(月)~6/28(火)
申込締切日:6/16
10:00~17:30
オンライン1210FPGAデバイス&ツールコース2022年6月2022061617001
embe.pngSDKユーザのためのVITIS6/28(火)
申込締切日:6/17
10:00~18:00
オンライン開催中止エンベデッドコース2022年6月2022061717000
Vivado.pngVivado Design Suite でのインプリメント手法6/30(木)
申込締切日:6/21
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年6月2022062117000
Vivado.pngVivado Design Suite ツールフロー7/5(火)
申込締切日:6/24
10:00~17:30
オンライン1216FPGAデバイス&ツールコース2022年7月2022062417001
Vivado.pngVivado Design Suite でのタイミング制約と解析7/7(木)
申込締切日:6/28
10:00~17:30
オンライン1218FPGAデバイス&ツールコース2022年7月2022062817001
no_image.pngVitis HLSを使った高位合成7/7(木)~7/8(金)
申込締切日:6/28
10:00~18:00
オンライン1217DSPコース2022年7月2022062817001
Vivado.pngVivado Design Suite でのタイミング クロージャ7/8(金)
申込締切日:6/29
10:00~17:30
オンライン1219FPGAデバイス&ツールコース2022年7月2022062917001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション7/11(月)
申込締切日:6/30
10:00~17:30
新横浜(hdLab)1225FPGAデバイス&ツールコース2022年7月2022063017001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門7/12(火)
申込締切日:7/1
10:00~17:30
新横浜(hdLab)1221FPGAデバイス&ツールコース2022年7月2022070117001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ7/12(火)~7/13(水)
申込締切日:7/1
10:00~18:00
オンライン1220アドバンスドコース2022年7月2022070117001
embe.pngARTYを使用したMicroBlaze開発入門7/13(水)
申込締切日:7/4
10:00~17:30
新横浜(hdLab)1222エンベデッドコース2022年7月2022070417001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級7/14(木)~7/15(金)
申込締切日:7/5
10:00~18:00
オンライン1223FPGAデバイス&ツールコース2022年7月2022070517001
no_image.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション7/19(火)~7/20(水)
申込締切日:7/7
10:00~18:00
オンライン1224アドバンスドコース2022年7月2022070717001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン7/26(火)
申込締切日:7/14
10:00~18:00
オンライン1226アドバンスドコース2022年7月2022071417001
embe.pngZynq SoC システムアーキテクチャ7/27(水)~7/28(木)
申込締切日:7/15
10:00~18:00
オンライン1227エンベデッドコース2022年7月2022071517001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー7/28(木)~7/29(金)
申込締切日:7/19
10:00~18:00
新横浜(hdLab)1228FPGAデバイス&ツールコース2022年7月2022071917001
Vivado.pngVivado Design Suite を使用したIPの管理8/2(火)
申込締切日:7/22
10:00~17:30
オンライン1229FPGAデバイス&ツールコース2022年8月2022072217001
Vivado.pngVivado Design Suite でのFPGA設計導入8/4(木)~8/5(金)
申込締切日:7/26
10:00~17:30
オンライン1230FPGAデバイス&ツールコース2022年8月2022072617001
no_image.pngVITISアクセラレーション開発8/4(木)~8/5(金)
申込締切日:7/26
10:00~18:00
オンライン1231アドバンスドコース2022年8月2022072617001
embe.pngZynq SoC エンベデッドシステム開発8/9(火)~8/10(水)
申込締切日:7/29
10:00~18:00
オンライン1232エンベデッドコース2022年8月2022072917001
embe.pngPetaLinuxツールを使用したエンベデッドデザイン8/18(木)~8/19(金)
申込締切日:8/5
10:00~18:00
オンライン1233エンベデッドコース2022年8月2022080517001
Vivado.pngVivado Design Suite でのUltraFast設計手法8/18(木)
申込締切日:8/5
10:00~17:30
オンライン1234FPGAデバイス&ツールコース2022年8月2022080517001
Vivado.pngVivado Design Suite でのインプリメント手法8/19(金)
申込締切日:8/8
10:00~17:30
オンライン1235FPGAデバイス&ツールコース2022年8月2022080817001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級8/23(火)~8/24(水)
申込締切日:8/10
10:00~18:00
オンライン1236FPGAデバイス&ツールコース2022年8月2022081017001
embe.pngVITISでのエンベデッドシステムソフトウェア開発8/25(木)~8/26(金)
申込締切日:8/16
10:00~18:00
新横浜(hdLab)1237エンベデッドコース2022年8月2022081617001
embe.pngSDKユーザのためのVITIS8/26(金)
申込締切日:8/17
10:00~18:00
オンライン1238エンベデッドコース2022年8月2022081717001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級8/30(火)~8/31(水)
申込締切日:8/19
10:00~18:00
オンライン1239FPGAデバイス&ツールコース2022年8月2022081917001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー18/30(火)~8/31(水)
申込締切日:8/19
10:00~18:00
オンライン1240アドバンスドコース2022年8月2022081917001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー29/1(木)
申込締切日:8/23
10:00~18:00
オンライン1241アドバンスドコース2022年9月2022082317001
no_image.pngVersal ACAP: ネットワーク オン チップ9/2(金)
申込締切日:8/24
10:00~18:00
オンライン1242アドバンスドコース2022年9月2022082417001
Vivado.pngVivado Design Suite ツールフロー9/5(月)
申込締切日:8/25
10:00~17:30
オンライン1243FPGAデバイス&ツールコース2022年9月2022082517001
Vivado.pngVivado Design Suite でのタイミング制約と解析9/6(火)
申込締切日:8/26
10:00~17:30
オンライン1244FPGAデバイス&ツールコース2022年9月2022082617001
Vivado.pngVivado Design Suite でのタイミング クロージャ9/8(木)
申込締切日:8/30
10:00~17:30
オンライン1245FPGAデバイス&ツールコース2022年9月2022083017001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発9/8(木)~9/9(金)
申込締切日:8/30
10:00~18:00
オンライン1246エンベデッドコース2022年9月2022083017001
Vivado.pngVivado Design Suite でのFPGA設計導入9/13(火)~9/14(水)
申込締切日:9/2
10:00~17:30
オンライン1247FPGAデバイス&ツールコース2022年9月2022090217001
no_image.pngVersal AI Engine 1: アーキテクチャとデザインフロー9/13(火)~9/14(水)
申込締切日:9/2
10:00~18:00
オンライン1248アドバンスドコース2022年9月2022090217001
no_image.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング9/15(木)~9/16(金)
申込締切日:9/6
10:00~18:00
オンライン1249アドバンスドコース2022年9月2022090617001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン9/27(火)~9/28(水)
申込締切日:9/14
10:00~18:00
オンライン1250アドバンスドコース2022年9月2022091417001
no_image.pngVitisAIプラットフォーム9/29(木)~9/30(金)
申込締切日:9/16
10:00~18:00
オンライン1251アドバンスドコース2022年9月2022091617001

本コースでは、国内の半導体メーカーや電子機器製造会社が蓄積してきた記述スタイルを一般化した 「RTL設計スタイルガイド」を理解することにより、FPGA設計向けに品質の高い設計物を得る設計法を習得することを目的としています。特に、XILINX社が推奨する「UltraFast設計手法」のノウハウと併せて、FPGA設計手法の理解と具体的な回路および記述例を説明します。

[このコースで学べること]

コース名XILINX FPGA向けRTL設計スタイルガイドセミナー [HDLABオリジナル]
ソフトウェアツールVivado Design Suite 2019.1
トレーニング期間2日間
受講料1名様 8TC or 107,800円(税込)
受講対象者・RTL設計における記述スタイルを身につけたい初級者
・FPGA設計者及びプロジェクトマネージャー
受講要件・Verilog HDLもしくはVHDL設計経験のある方
コース内容第1章 FPGA設計でのLVDS, PLL周辺回路作成ノウハウ
・クロック供給の基本
・PLLを使う意義
・LVDSを使ったFPGA間転送の考え方
・GTX、GTPを使うときの注意点

第2章 初期リセットとFPGAの初期化
・リセットはすべて同期化が必要
・FFは同期リセットにするか非同期リセット端子を使うか
・安全なリセットの設計とは

第3章 非同期クロックドメイン間の通信
・メタ・ステーブルについて
・非同期クロックドメイン間の設計手法

第4章 RTL記述ノウハウ
・バグを少なくするRTLコーディングスタイル
・冗長性が少ない記述を心がける
・If文の書き方
・case文の書き方
・ステートマシンの書き方

第5章 テストベンチ記述の基本
・クロックエッジベースのテストベンチ
・レーシングを発生させないテストベンチとは
・Taskのプロシージャ―の記述方法

第6章 期待値照合とランダム、アサーション
・期待値照合の必要性と実施方法
・ランダムを利用したシミュレーション
・カバレッジとは
・アサーション検証

演習
1. クロックゲーティング
2. LVDS 7:1変換ソリューション
3. ジッタモデルによる非同期シミュレーション
4. 非同期FIFOのフラグ使用方法
5. case文とif文の記述スタイル
6. 回路構造の問題
7. DSPブロックの推論