Vivado Design Suite でのFPGA設計導入

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門5/10(火)
申込締切日:4/26
10:00~17:30
新横浜(hdLab)1191FPGAデバイス&ツールコース2022年5月2022042617001
embe.pngARTYを使用したMicroBlaze開発入門5/11(水)
申込締切日:4/26
10:00~17:30
新横浜(hdLab)1192エンベデッドコース2022年5月2022042617001
Vivado.pngVivado Design Suite でのUltraFast設計手法5/12(木)
申込締切日:4/26
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年5月2022042617000
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン5/13(金)
申込締切日:4/26
10:00~18:00
オンライン開催中止アドバンスドコース2022年5月2022042617000
Vivado.pngVivado Design Suite でのインプリメント手法5/16(月)
申込締切日:4/27
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年5月2022042717000
Vivado.pngVivado Design Suite でのタイミング制約と解析5/17(火)
申込締切日:4/28
10:00~17:30
オンライン1197FPGAデバイス&ツールコース2022年5月2022042817001
embe.pngZynq SoC エンベデッドシステム開発5/17(火)~5/18(水)
申込締切日:4/28
10:00~18:00
オンライン開催中止エンベデッドコース2022年5月2022042817000
Vivado.pngVivado Design Suite でのタイミング クロージャ5/19(木)
申込締切日:5/10
10:00~17:30
オンライン1198FPGAデバイス&ツールコース2022年5月2022051017001
no_image.pngVITISアクセラレーション開発5/19(木)~5/20(金)
申込締切日:5/10
10:00~18:00
オンライン1199アドバンスドコース2022年5月2022051017001
Vivado.pngVivado Design Suite でのFPGA設計導入5/23(月)~5/24(火)
申込締切日:5/12
10:00~17:30
オンライン1200FPGAデバイス&ツールコース2022年5月2022051217001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5/24(火)~5/25(水)
申込締切日:5/13
10:00~18:00
オンライン開催中止FPGAデバイス&ツールコース2022年5月2022051317000
embe.pngVITISでのエンベデッドシステムソフトウェア開発5/26(木)~5/27(金)
申込締切日:5/17
10:00~18:00
新横浜(hdLab)1202エンベデッドコース2022年5月2022051717001
Vivado.pngVivado Design Suite ツールフロー6/2(木)
申込締切日:5/24
10:00~17:30
オンライン1203FPGAデバイス&ツールコース2022年6月2022052417001
no_image.pngSystem Generator を使用したDSPデザイン6/2(木)~6/3(金)
申込締切日:5/24
10:00~18:00
新横浜(hdLab)1215アドバンスドコース2022年6月2022052417001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー16/7(火)~6/8(水)
申込締切日:5/27
10:00~18:00
オンライン1204アドバンスドコース2022年6月2022052717001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー26/9(木)
申込締切日:5/31
10:00~18:00
オンライン1205アドバンスドコース2022年6月2022053117001
Vivado.pngVivado Design Suite を使用したIPの管理6/9(木)
申込締切日:5/31
10:00~17:30
オンライン1207FPGAデバイス&ツールコース2022年6月2022053117001
no_image.pngVersal ACAP: ネットワーク オン チップ6/10(金)
申込締切日:6/1
10:00~18:00
オンライン1206アドバンスドコース2022年6月2022060117001
no_image.pngVitisAIプラットフォーム6/14(火)~6/15(水)
申込締切日:6/3
10:00~18:00
オンライン1208アドバンスドコース2022年6月2022060317001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発6/16(木)~6/17(金)
申込締切日:6/7
10:00~18:00
オンライン1209エンベデッドコース2022年6月2022060717001
Vivado.pngVivado Design Suite でのUltraFast設計手法6/23(木)
申込締切日:6/14
10:00~17:30
オンライン1212FPGAデバイス&ツールコース2022年6月2022061417001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン6/23(木)~6/24(金)
申込締切日:6/14
10:00~18:00
オンライン1211アドバンスドコース2022年6月2022061417001
Vivado.pngVivado Design Suite でのFPGA設計導入6/27(月)~6/28(火)
申込締切日:6/16
10:00~17:30
オンライン1210FPGAデバイス&ツールコース2022年6月2022061617001
embe.pngSDKユーザのためのVITIS6/28(火)
申込締切日:6/17
10:00~18:00
オンライン1214エンベデッドコース2022年6月2022061717001
Vivado.pngVivado Design Suite でのインプリメント手法6/30(木)
申込締切日:6/21
10:00~17:30
オンライン1213FPGAデバイス&ツールコース2022年6月2022062117001
Vivado.pngVivado Design Suite ツールフロー7/5(火)
申込締切日:6/24
10:00~17:30
オンライン1216FPGAデバイス&ツールコース2022年7月2022062417001
Vivado.pngVivado Design Suite でのタイミング制約と解析7/7(木)
申込締切日:6/28
10:00~17:30
オンライン1218FPGAデバイス&ツールコース2022年7月2022062817001
no_image.pngVitis HLSを使った高位合成7/7(木)~7/8(金)
申込締切日:6/28
10:00~18:00
オンライン1217DSPコース2022年7月2022062817001
Vivado.pngVivado Design Suite でのタイミング クロージャ7/8(金)
申込締切日:6/29
10:00~17:30
オンライン1219FPGAデバイス&ツールコース2022年7月2022062917001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション7/11(月)
申込締切日:6/30
10:00~17:30
新横浜(hdLab)1225FPGAデバイス&ツールコース2022年7月2022063017001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門7/12(火)
申込締切日:7/1
10:00~17:30
新横浜(hdLab)1221FPGAデバイス&ツールコース2022年7月2022070117001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ7/12(火)~7/13(水)
申込締切日:7/1
10:00~18:00
オンライン1220アドバンスドコース2022年7月2022070117001
embe.pngARTYを使用したMicroBlaze開発入門7/13(水)
申込締切日:7/4
10:00~17:30
新横浜(hdLab)1222エンベデッドコース2022年7月2022070417001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級7/14(木)~7/15(金)
申込締切日:7/5
10:00~18:00
オンライン1223FPGAデバイス&ツールコース2022年7月2022070517001
no_image.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション7/19(火)~7/20(水)
申込締切日:7/7
10:00~18:00
オンライン1224アドバンスドコース2022年7月2022070717001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン7/26(火)
申込締切日:7/14
10:00~18:00
オンライン1226アドバンスドコース2022年7月2022071417001
embe.pngZynq SoC システムアーキテクチャ7/27(水)~7/28(木)
申込締切日:7/15
10:00~18:00
オンライン1227エンベデッドコース2022年7月2022071517001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー7/28(木)~7/29(金)
申込締切日:7/19
10:00~18:00
新横浜(hdLab)1228FPGAデバイス&ツールコース2022年7月2022071917001

このコースでは、同期設計手法、適切なデバイス リソースのインスタンシエート、HDL コーディング、およびピン割り当てを使用し、基本的な XDC タイミング制約を設定して効率的な FPGA デザインを構築します。また、Vivado™ Design Suite で、デザインの作成、合成、インプリメント、およびダウンロードを実行します。

[このコースで学べること]

コース名Vivado Design SuiteでのFPGA設計導入
ソフトウェアツールVivado Design Suite 2018.3
トレーニング期間2日間
受講料1名様 8TC or 107,800円(税込)
受講対象者初めてザイリンクスの FPGA を設計する HDL (VHDL または Verilog) の知識を持ったデジタル回路設計者
受講要件・HDL (VHDL または Verilog) の知識
・デジタル デザインの設計経験
コース内容1 日目
・概要(説明)
 -FPGAアーキテクチャ、3D IC、SoCの概要
 -Vivadoデザインフローの概要

・Vivado ツールフロー(説明と演習)
 -Vivado Design Suiteのプロジェクトモード
 -合成とインプリメンテーション
 -コンフィギュレーションの概要

・タイミング制約とデザインの解析(説明と演習)
 -クロック制約と入出力制約の概要
 -タイミング解析の概要とタイミングサマリレポート
 -Vivadoレポートの概要

2 日目
・FPGAクロックリソースとIOリソースの概要(説明と演習)
 -クロックリソースの概要
 -I/Oリソースの概要

・UltraFast設計手法(説明)
 -同期デザインの手法
 -UltraFast設計手法

・設計に役立つ機能(オプション)
  ※ 受講者のご希望、残り時間に応じて選択
  -IPインテグレーターによるデザイン
  -Vivado Logic Analyzer入門     等

※ 内容は予告なく変更になる場合があります。
関連するビデオ※Xilinx社のサイトへ移動します。
Vivado デザイン フローの概要 (日本語吹替)
Vivado IDE 入門 (日本語吹替)