Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
Vivado.pngVivado Design Suite ツールフロー6/2(木)
申込締切日:5/24
10:00~17:30
オンライン1203FPGAデバイス&ツールコース2022年6月2022052417001
no_image.pngSystem Generator を使用したDSPデザイン6/2(木)~6/3(金)
申込締切日:5/24
10:00~18:00
新横浜(hdLab)1215アドバンスドコース2022年6月2022052417001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー16/7(火)~6/8(水)
申込締切日:5/27
10:00~18:00
オンライン開催中止アドバンスドコース2022年6月2022052717000
no_image.pngVersal ACAP: アーキテクチャとメソドロジー26/9(木)
申込締切日:5/31
10:00~18:00
オンライン開催中止アドバンスドコース2022年6月2022053117000
Vivado.pngVivado Design Suite を使用したIPの管理6/9(木)
申込締切日:6/2
10:00~17:30
開催決定・締切延長
オンライン1207FPGAデバイス&ツールコース2022年6月2022060217001
no_image.pngVersal ACAP: ネットワーク オン チップ6/10(金)
申込締切日:6/1
10:00~18:00
オンライン開催中止アドバンスドコース2022年6月2022060117000
no_image.pngVitisAIプラットフォーム6/14(火)~6/15(水)
申込締切日:6/3
10:00~18:00
オンライン1208アドバンスドコース2022年6月2022060317001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発6/16(木)~6/17(金)
申込締切日:6/7
10:00~18:00
オンライン開催中止エンベデッドコース2022年6月2022060717000
Vivado.pngVivado Design Suite でのUltraFast設計手法6/23(木)
申込締切日:6/14
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年6月2022061417000
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン6/23(木)~6/24(金)
申込締切日:6/14
10:00~18:00
オンライン1211アドバンスドコース2022年6月2022061417001
Vivado.pngVivado Design Suite でのFPGA設計導入6/27(月)~6/28(火)
申込締切日:6/16
10:00~17:30
オンライン1210FPGAデバイス&ツールコース2022年6月2022061617001
embe.pngSDKユーザのためのVITIS6/28(火)
申込締切日:6/17
10:00~18:00
オンライン開催中止エンベデッドコース2022年6月2022061717000
Vivado.pngVivado Design Suite でのインプリメント手法6/30(木)
申込締切日:6/21
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年6月2022062117000
Vivado.pngVivado Design Suite ツールフロー7/5(火)
申込締切日:6/24
10:00~17:30
オンライン1216FPGAデバイス&ツールコース2022年7月2022062417001
Vivado.pngVivado Design Suite でのタイミング制約と解析7/7(木)
申込締切日:6/28
10:00~17:30
オンライン1218FPGAデバイス&ツールコース2022年7月2022062817001
no_image.pngVitis HLSを使った高位合成7/7(木)~7/8(金)
申込締切日:6/28
10:00~18:00
オンライン1217DSPコース2022年7月2022062817001
Vivado.pngVivado Design Suite でのタイミング クロージャ7/8(金)
申込締切日:6/29
10:00~17:30
オンライン1219FPGAデバイス&ツールコース2022年7月2022062917001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション7/11(月)
申込締切日:6/30
10:00~17:30
新横浜(hdLab)1225FPGAデバイス&ツールコース2022年7月2022063017001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門7/12(火)
申込締切日:7/1
10:00~17:30
新横浜(hdLab)1221FPGAデバイス&ツールコース2022年7月2022070117001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ7/12(火)~7/13(水)
申込締切日:7/1
10:00~18:00
オンライン1220アドバンスドコース2022年7月2022070117001
embe.pngARTYを使用したMicroBlaze開発入門7/13(水)
申込締切日:7/4
10:00~17:30
新横浜(hdLab)1222エンベデッドコース2022年7月2022070417001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級7/14(木)~7/15(金)
申込締切日:7/5
10:00~18:00
オンライン1223FPGAデバイス&ツールコース2022年7月2022070517001
no_image.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション7/19(火)~7/20(水)
申込締切日:7/7
10:00~18:00
オンライン1224アドバンスドコース2022年7月2022070717001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン7/26(火)
申込締切日:7/14
10:00~18:00
オンライン1226アドバンスドコース2022年7月2022071417001
embe.pngZynq SoC システムアーキテクチャ7/27(水)~7/28(木)
申込締切日:7/15
10:00~18:00
オンライン1227エンベデッドコース2022年7月2022071517001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー7/28(木)~7/29(金)
申込締切日:7/19
10:00~18:00
新横浜(hdLab)1228FPGAデバイス&ツールコース2022年7月2022071917001
Vivado.pngVivado Design Suite を使用したIPの管理8/2(火)
申込締切日:7/22
10:00~17:30
オンライン1229FPGAデバイス&ツールコース2022年8月2022072217001
Vivado.pngVivado Design Suite でのFPGA設計導入8/4(木)~8/5(金)
申込締切日:7/26
10:00~17:30
オンライン1230FPGAデバイス&ツールコース2022年8月2022072617001
no_image.pngVITISアクセラレーション開発8/4(木)~8/5(金)
申込締切日:7/26
10:00~18:00
オンライン1231アドバンスドコース2022年8月2022072617001
embe.pngZynq SoC エンベデッドシステム開発8/9(火)~8/10(水)
申込締切日:7/29
10:00~18:00
オンライン1232エンベデッドコース2022年8月2022072917001
embe.pngPetaLinuxツールを使用したエンベデッドデザイン8/18(木)~8/19(金)
申込締切日:8/5
10:00~18:00
オンライン1233エンベデッドコース2022年8月2022080517001
Vivado.pngVivado Design Suite でのUltraFast設計手法8/18(木)
申込締切日:8/5
10:00~17:30
オンライン1234FPGAデバイス&ツールコース2022年8月2022080517001
Vivado.pngVivado Design Suite でのインプリメント手法8/19(金)
申込締切日:8/8
10:00~17:30
オンライン1235FPGAデバイス&ツールコース2022年8月2022080817001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級8/23(火)~8/24(水)
申込締切日:8/10
10:00~18:00
オンライン1236FPGAデバイス&ツールコース2022年8月2022081017001
embe.pngVITISでのエンベデッドシステムソフトウェア開発8/25(木)~8/26(金)
申込締切日:8/16
10:00~18:00
新横浜(hdLab)1237エンベデッドコース2022年8月2022081617001
embe.pngSDKユーザのためのVITIS8/26(金)
申込締切日:8/17
10:00~18:00
オンライン1238エンベデッドコース2022年8月2022081717001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級8/30(火)~8/31(水)
申込締切日:8/19
10:00~18:00
オンライン1239FPGAデバイス&ツールコース2022年8月2022081917001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー18/30(火)~8/31(水)
申込締切日:8/19
10:00~18:00
オンライン1240アドバンスドコース2022年8月2022081917001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー29/1(木)
申込締切日:8/23
10:00~18:00
オンライン1241アドバンスドコース2022年9月2022082317001
no_image.pngVersal ACAP: ネットワーク オン チップ9/2(金)
申込締切日:8/24
10:00~18:00
オンライン1242アドバンスドコース2022年9月2022082417001
Vivado.pngVivado Design Suite ツールフロー9/5(月)
申込締切日:8/25
10:00~17:30
オンライン1243FPGAデバイス&ツールコース2022年9月2022082517001
Vivado.pngVivado Design Suite でのタイミング制約と解析9/6(火)
申込締切日:8/26
10:00~17:30
オンライン1244FPGAデバイス&ツールコース2022年9月2022082617001
Vivado.pngVivado Design Suite でのタイミング クロージャ9/8(木)
申込締切日:8/30
10:00~17:30
オンライン1245FPGAデバイス&ツールコース2022年9月2022083017001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発9/8(木)~9/9(金)
申込締切日:8/30
10:00~18:00
オンライン1246エンベデッドコース2022年9月2022083017001
Vivado.pngVivado Design Suite でのFPGA設計導入9/13(火)~9/14(水)
申込締切日:9/2
10:00~17:30
オンライン1247FPGAデバイス&ツールコース2022年9月2022090217001
no_image.pngVersal AI Engine 1: アーキテクチャとデザインフロー9/13(火)~9/14(水)
申込締切日:9/2
10:00~18:00
オンライン1248アドバンスドコース2022年9月2022090217001
no_image.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング9/15(木)~9/16(金)
申込締切日:9/6
10:00~18:00
オンライン1249アドバンスドコース2022年9月2022090617001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン9/27(火)~9/28(水)
申込締切日:9/14
10:00~18:00
オンライン1250アドバンスドコース2022年9月2022091417001
no_image.pngVitisAIプラットフォーム9/29(木)~9/30(金)
申込締切日:9/16
10:00~18:00
オンライン1251アドバンスドコース2022年9月2022091617001

Zynq UltraScale+ MPSoC EVファミリーには ビデオコーデック ユニット(VCU)が搭載されています。
このコースではのGStreamerフレームワークを使用して、Zynq®UltraScale+™MPSoC EVデバイスを対象とする複雑なマルチメディアアプリケーションを構築および実行する方法を学びます。
ビデオコーデックユニットを使用することで、重要なタスクを専用の処理エンジンにオフロードし最適なパフォーマンスを実現する方法についても説明します。

このコースの焦点は次のとおりです。
▪ザイリンクスが提供するマルチメディアソリューションの説明
▪ZynqUltraScale+ MPSoC EVデバイスを対象としたマルチメディアアプリケーションの開発
▪ZynqUltraScale+ MPSoC EVデバイスで利用可能なマルチメディア強化ブロックのリスト
▪ビデオコーデックユニットのエンコーダおよびデコーダ機能の説明
▪マルチメディアアプリケーションを開発するためにザイリンクスが提供するソフトウェアスタックの説明
▪ソフトウェアスタックのGStreamerフレームワークを利用して、さまざまなマルチメディアパイプラインを作成します

【ご注意下さい】

このコースの説明は日本語で行いますが、テキストは英語となります。

コース名Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション
ソフトウェアツールVitis/Vivado 2020.1, Petalinux Tool
ハードウエアZCU106
トレーニング期間2日間
受講料1名様 12TC or 132,000円(税込)
受講対象者高位合成を使用するハードウエアエンジニアおよびソフトウエアエンジニア
ザイリンクスデバイスを使ってハードウエアを構築する方
受講要件・ビデオ技術の基礎知識を有する
・Xilinx VCUの基礎知識を有する
・Zynq UltraScale + MPSoCアーキテクチャに関する中級レベルの知識を有する
コース内容・マルチメディアの概要
・ザイリンクスマルチメディアソリューション
・Zynq UltraScale + MPSoC:マルチメディアブロック
・ビデオコーデックユニット(VCU)の概要
・Zynq UltraScale + MPSoC:VCUアーキテクチャ
・VCUがサポートする標準規格およびVCUのレーテンシー/パフォーマンス
・VCUソフトウェアスタック
・GStreamerフレームワークの概要
・Linuxでビデオ対応フレームワーク:V4L2、DRM、KMS
・マルチメディア接続と機能IP
・GStreamerを使用したストリーミングパイプライン
・ザイリンクスオーディオおよびグラフィックスソリューション
・ザイリンクスターゲットリファレンスデザインの概要
関連する資料※Xilinx社のサイトへ移動します。
Zynq UltraScale+ MPSoC 幅広いエンベデッド アプリケーションに対応できるヘテロジニアス マルチプロセッシング プラットフォーム

関心領域 (ROI) ベースのエンコーディングのデモ: ソフトウェア アーキテクチャ (日本語吹替)

ブロードキャスト帯域幅の最大化: 関心領域 (ROI) ベースのエンコーディング (日本語吹替)