Zynq UltraScale+ MPSoC システムアーキテクチャ

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
no_image.pngVersal ACAP: アーキテクチャとメソドロジー29/1(木)
申込締切日:8/23
10:00~18:00
オンライン開催中止アドバンスドコース2022年9月2022082317000
no_image.pngVersal ACAP: ネットワーク オン チップ9/2(金)
申込締切日:8/24
10:00~18:00
オンライン開催中止アドバンスドコース2022年9月2022082417000
Vivado.pngVivado Design Suite ツールフロー9/5(月)
申込締切日:8/25
10:00~17:30
オンライン1243FPGAデバイス&ツールコース2022年9月2022082517001
Vivado.pngVivado Design Suite でのタイミング制約と解析9/6(火)
申込締切日:8/26
10:00~17:30
オンライン1244FPGAデバイス&ツールコース2022年9月2022082617001
Vivado.pngVivado Design Suite でのタイミング クロージャ9/8(木)
申込締切日:8/30
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年9月2022083017000
embe.pngZynq SoC エンベデッドシステムソフトウェア開発9/8(木)~9/9(金)
申込締切日:8/30
10:00~18:00
オンライン1246エンベデッドコース2022年9月2022083017001
Vivado.pngVivado Design Suite でのFPGA設計導入9/13(火)~9/14(水)
申込締切日:9/2
10:00~17:30
オンライン1247FPGAデバイス&ツールコース2022年9月2022090217001
no_image.pngVersal AI Engine 1: アーキテクチャとデザインフロー9/13(火)~9/14(水)
申込締切日:9/2
10:00~18:00
オンライン開催中止アドバンスドコース2022年9月2022090217000
no_image.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング9/15(木)~9/16(金)
申込締切日:9/6
10:00~18:00
オンライン開催中止アドバンスドコース2022年9月2022090617000
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン9/27(火)~9/28(水)
申込締切日:9/14
10:00~18:00
ハイブリッド開催
オンライン or
新横浜(hdLab)
1250アドバンスドコース2022年9月2022091417001
no_image.pngVitisAIプラットフォーム9/29(木)~9/30(金)
申込締切日:9/16
10:00~18:00
ハイブリッド開催
オンライン or
新横浜(hdLab)
開催中止アドバンスドコース2022年9月2022091617000
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション10/3(月)
申込締切日:9/21
10:00~17:30
新横浜(hdLab)開催中止FPGAデバイス&ツールコース2022年10月2022092117000
Vivado.pngVivado Design Suite を使用したIPの管理10/4(火)
申込締切日:9/22
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年10月2022092217000
DSP.pngVitis HLSを使った高位合成10/4(火)~10/5(水)
申込締切日:9/22
10:00~18:00
オンライン1255DSPコース2022年10月2022092217001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門10/6(木)
申込締切日:9/27
10:00~17:30
新横浜(hdLab)1256FPGAデバイス&ツールコース2022年10月2022092717001
embe.pngARTYを使用したMicroBlaze開発入門10/7(金)
申込締切日:9/28
10:00~17:30
新横浜(hdLab)1257エンベデッドコース2022年10月2022092817001
Vivado.pngVivado Design Suite でのUltraFast設計手法10/11(火)
申込締切日:9/29
10:00~17:30
オンライン1258FPGAデバイス&ツールコース2022年10月2022092917001
Vivado.pngVivado Design Suite でのインプリメント手法10/13(木)
申込締切日:10/3
10:00~17:30
オンライン1259FPGAデバイス&ツールコース2022年10月2022100317001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ10/13(木)~10/14(金)
申込締切日:10/3
10:00~18:00
オンライン1260アドバンスドコース2022年10月2022100317001
Vivado.pngVivado Design Suite でのFPGA設計導入10/17(月)~10/18(火)
申込締切日:10/5
10:00~17:30
オンライン1261FPGAデバイス&ツールコース2022年10月2022100517001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級10/20(木)~10/21(金)
申込締切日:10/11
10:00~18:00
オンライン1262FPGAデバイス&ツールコース2022年10月2022101117001
embe.pngZynq SoC システムアーキテクチャ10/20(木)~10/21(金)
申込締切日:10/11
10:00~18:00
オンライン1263エンベデッドコース2022年10月2022101117001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー10/25(火)~10/26(水)
申込締切日:10/14
10:00~18:00
新横浜(hdLab)1264FPGAデバイス&ツールコース2022年10月2022101417001
Vivado.pngVivado Design Suite でのタイミング制約と解析11/1(火)
申込締切日:10/21
10:00~17:30
オンライン1266FPGAデバイス&ツールコース2022年11月2022102117001
embe.pngSDKユーザのためのVITIS11/2(水)
申込締切日:10/24
10:00~18:00
オンライン1267エンベデッドコース2022年11月2022102417001
Vivado.pngVivado Design Suite でのタイミング クロージャ11/8(火)
申込締切日:10/26
10:00~17:30
オンライン1268FPGAデバイス&ツールコース2022年11月2022102617001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級11/10(木)~11/11(金)
申込締切日:10/28
10:00~18:00
オンライン1269FPGAデバイス&ツールコース2022年11月2022102817001
no_image.pngVITISアクセラレーション開発11/10(木)~11/11(金)
申込締切日:10/28
10:00~18:00
オンライン1270アドバンスドコース2022年11月2022102817001
Vivado.pngVivado Design Suite でのFPGA設計導入11/14(月)~11/15(火)
申込締切日:11/1
10:00~17:30
オンライン1271FPGAデバイス&ツールコース2022年11月2022110117001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン11/15(火)
申込締切日:11/2
10:00~18:00
オンライン1272アドバンスドコース2022年11月2022110217001
Vivado.pngVivado Design Suite ツールフロー11/17(木)
申込締切日:11/8
10:00~17:30
オンライン1273FPGAデバイス&ツールコース2022年11月2022110817001
embe.pngZynq SoC エンベデッドシステム開発11/17(木)~11/18(金)
申込締切日:11/8
10:00~18:00
オンライン1274エンベデッドコース2022年11月2022110817001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級11/29(火)~11/30(水)
申込締切日:11/17
10:00~18:00
オンライン1275FPGAデバイス&ツールコース2022年11月2022111717001
embe.pngVITISでのエンベデッドシステムソフトウェア開発12/1(木)~12/2(金)
申込締切日:11/21
10:00~18:00
新横浜(hdLab)1277エンベデッドコース2022年12月2022112117001
Vivado.pngVivado Design Suite を使用したIPの管理12/6(火)
申込締切日:11/25
10:00~17:30
オンライン1278FPGAデバイス&ツールコース2022年12月2022112517001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン12/6(火)~12/7(水)
申込締切日:11/25
10:00~18:00
オンライン1279アドバンスドコース2022年12月2022112517001
Vivado.pngVivado Design Suite でのUltraFast設計手法12/8(木)
申込締切日:11/29
10:00~17:30
オンライン1280FPGAデバイス&ツールコース2022年12月2022112917001
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック12/12(月)~12/13(火)
申込締切日:12/1
10:00~17:30
新横浜(hdLab)1282FPGAデバイス&ツールコース2022年12月2022120117001
Vivado.pngVivado Design Suite でのインプリメント手法12/15(木)
申込締切日:12/6
10:00~17:30
オンライン1283FPGAデバイス&ツールコース2022年12月2022120617001
Vivado.pngVivado Design Suite でのFPGA設計導入12/19(月)~12/20(火)
申込締切日:12/8
10:00~17:30
オンライン1284FPGAデバイス&ツールコース2022年12月2022120817001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発12/20(火)~12/21(水)
申込締切日:12/9
10:00~18:00
オンライン1285エンベデッドコース2022年12月2022120917001
no_image.pngVitisAIプラットフォーム12/22(木)~12/23(金)
申込締切日:12/13
10:00~18:00
オンライン1286アドバンスドコース2022年12月2022121317001

本コースは、システム設計者向けにZynq® UltraScale+™ MPSoC ファミリの機能と概要を説明します。

[このコースで学べること]

 

コース名Zynq UltraScale+ MPSoC システムアーキテクチャ
ソフトウェアツールVitis 2020.1,Vivado Design Suite 2020.1
※ 10月開催よりテキストを改版しました。
トレーニング期間2日間
受講料1名様 12TC or 132,000円(税込)
※ 10月開催より価格を改定しました。
受講対象者Zynq® UltraScale+™ MPSoCを使用したシステム構築に携わるシステム設計エンジニア
受講要件・Zynqシステムアーキテクチャコースの受講、同等の知識
・Zynq-7000アーキテクチャの理解
・エンベデッドオペレーティングシステムの理解
・デジタル システム アーキテクチャの設計経験
・マイクロプロセッサのアーキテクチャに関する基礎知識
・C プログラミングに関する基礎知識
・HDL モデル作成の経験
コース内容1日目
・ZynqUltraScale+ MPSoC 概要
  ‐アーキテクチャの概要
  ‐ソフトウェア環境
  演習 1 : Zynq UltraScale+ MPSoC のアーキテクチャの確認

・Zynq UltraScale+ MPSoC HW-SW 仮想化
  ‐ハイパーバイザー:概要
  ‐仮想化ハードウェアのサポート

・QEMU
  ‐概要
  ‐起動
  演習 2 : ベアメタルアプリケーション開発とデバッグ
   または
  演習 3 : Linux アプリケーションの開発とデバッグ

・セキュリティおよびソフトウェア
  ‐安全性の概要
  ‐セキュリティ機能の概要
  ‐分離メカニズム
  ‐Arm TrustZone テクノロジの概要
  ‐メモリ保護ユニット
  ‐ペリフェラル保護ユニット
  ‐システム メモリ管理ユニット
  ‐セキュリティ機能
  ‐セキュリティに関する設計手法および実行時セキュリティ

2日目
・Zynq UltraScale+ MPSoC 電源管理
  ‐概要
  ‐電源ドメイン
  ‐消費電力見積もり
  演習 4 : PMU : システム電源管理

・Zynq UltraScale+ MPSoC システム コヒーレンシ
  ‐キャッシュ コヒーレンシ
  ‐コヒーレンシ インターフェイス

・Zynq UltraScale+ MPSoC の DDR および QoS
  ‐DDR
  ‐サービス品質 (QoS)
  演習 5 : サービスの品質 : AXIパフォーマンスの確認

・Zynq UltraScale+ MPSoC 起動
  ‐ブートおよびコンフィギュレーション
  ‐ブート イメージ
  ‐起動失敗の検出
  演習 6 : ブートおよびコンフィギュレーション
  (オプション)演習 7 : Linuxの起動失敗の検出

・ エコシステムのサポート

※予告なくコース内容に若干の変更がはいる場合があります。
※進行状況により内容が変わる場合があります。
※オンライン開催場合、演習は講師のデモとなります。
関連するビデオ
※Xilinx社のサイトへ移動します。
Zynq Development Tools Overview
Zynq-7000 SoC の概要 (日本語吹替)