Vitis HLSを使った高位合成
| カテゴリ画像 | Courseへのリンク | 日程 | 会場 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 10/2(月) 申込締切日：9/21 10:00~17:30 | 新横浜(hdLab) | 1477 | FPGAデバイス&ツールコース | 2023年10月 | 202309211700 | 1 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 10/3(火) 申込締切日：9/22 10:00~17:30 | 新横浜(hdLab) | 開催中止 | FPGAデバイス&ツールコース | 2023年10月 | 202309221700 | 0 |
| embe.png | ARTYを使用したMicroBlaze開発入門 | 10/5(木) 申込締切日：9/26 10:00~17:30 | 新横浜(hdLab) | 開催中止 | エンベデッドコース | 2023年10月 | 202309261700 | 0 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 10/10(火) 申込締切日：9/28 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年10月 | 202309281700 | 0 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 10/12(木) 申込締切日：10/2 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年10月 | 202310021700 | 0 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 10/12(木)~10/13(金) 申込締切日：10/2 10:00~18:00 | オンライン | 1482 | アドバンスドコース | 2023年10月 | 202310021700 | 1 |
| embe.png | Zynq SoC システムアーキテクチャ | 10/17(火)~10/18(水) 申込締切日：10/5 10:00~18:00 | オンライン | 1483 | エンベデッドコース | 2023年10月 | 202310051700 | 1 |
| Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 10/17(火)~10/18(水) 申込締切日：10/5 10:00~18:00 | 新横浜(hdLab) | 1484 | FPGAデバイス&ツールコース | 2023年10月 | 202310051700 | 1 |
| DSP.png | Vitis HLSを使った高位合成 | 10/19(木)~10/20(金) 申込締切日：10/10 10:00~18:00 | オンライン | 1485 | DSPコース | 2023年10月 | 202310101700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 10/19(木)~10/20(金) 申込締切日：10/10 10:00~18:00 | オンライン | 1486 | FPGAデバイス&ツールコース | 2023年10月 | 202310101700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 開催決定 10/23(月)~10/24(火) 申込締切日：10/12 10:00~17:30 | オンライン | 1487 | FPGAデバイス&ツールコース | 2023年10月 | 202310121700 | 1 |
| embe.png | Zynq SoC エンベデッドシステム開発 | 11/1(水)~11/2(木) 申込締切日：10/23 10:00~18:00 | オンライン | 1490 | エンベデッドコース | 2023年11月 | 202310231700 | 1 |
| Vivado.png | Vivado Design Suite ツールフロー | 11/2(木) 申込締切日：10/24 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年11月 | 202310241700 | 0 |
| Vivado.png | IP インテグレーターツールによる設計 | 11/7(火) 申込締切日：10/26 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年11月 | 202310261700 | 0 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 11/8(水) 申込締切日：10/27 10:00~18:00 | オンライン | 1493 | アドバンスドコース | 2023年11月 | 202310271700 | 1 |
| AdovancedMin2.png | VITISアクセラレーション開発 | 11/9(木)~11/10(金) 申込締切日：10/30 10:00~18:00 | オンライン | 開催中止 | アドバンスドコース | 2023年11月 | 202310301700 | 0 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 11/9(木) 申込締切日：10/30 10:00~17:30 | オンライン | 1495 | FPGAデバイス&ツールコース | 2023年11月 | 202310301700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 11/10(金) 申込締切日：10/31 10:00~17:30 | オンライン | 1496 | FPGAデバイス&ツールコース | 2023年11月 | 202310311700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ テクニック | 11/14(火)~11/15(水) 申込締切日：11/2 10:00~17:30 | 新横浜(hdLab) | 1497 | FPGAデバイス&ツールコース | 2023年11月 | 202311021700 | 1 |
| AdovancedMin2.png | Versal ACAP: アーキテクチャとメソドロジー１ | 11/14(火)~11/15(水) 申込締切日：11/6 10:00~18:00 | オンライン | 開催中止 | アドバンスドコース | 2023年11月 | 202311061700 | 0 |
| AdovancedMin2.png | Versal ACAP: アーキテクチャとメソドロジー２ | 11/16(木) 申込締切日：11/7 10:00~18:00 | オンライン | 開催中止 | アドバンスドコース | 2023年11月 | 202311071700 | 0 |
| AdovancedMin2.png | Versal ACAP: ネットワーク オン チップ | 11/17(金) 申込締切日：11/8 10:00~18:00 | オンライン | 開催中止 | アドバンスドコース | 2023年11月 | 202311081700 | 0 |
| CONN.png | PCI Express デザイン | 11/21(火)~11/22(水) 申込締切日：11/10 10:00~17:30 | オンライン | 1501 | 高速インターフェイスコース | 2023年11月 | 202311101700 | 1 |
| AdovancedMin2.png | Kria KV260 Vision AI | 11/21(火)~11/22(水) 申込締切日：11/10 10:00~18:00 | オンライン | 開催中止 | アドバンスドコース | 2023年11月 | 202311101700 | 0 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 11/24(金) 申込締切日：11/14 10:00~17:30 | 新横浜(hdLab) | 1505 | FPGAデバイス&ツールコース | 2023年11月 | 202311141700 | 1 |
| AdovancedMin2.png | Kria KV260 入門 | 11/28(火) 申込締切日：11/15 13:00~18:00 | 新横浜(hdLab) | 満席 | アドバンスドコース | 2023年11月 | 202311151700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 11/28(火)~11/29(水) 申込締切日：11/15 10:00~18:00 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年11月 | 202311151700 | 0 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 11/30(木)~12/1(金) 申込締切日：11/17 10:00~17:30 | 新横浜(hdLab) | 1506 | FPGAデバイス&ツールコース | 2023年11月 | 202311171700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 12/5(火) 申込締切日：11/22 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年12月 | 202311221700 | 0 |
| Vivado.png | タイミングクロージャテクニックPart2 | 12/6(水) 申込締切日：11/27 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年12月 | 202311271700 | 0 |
| AdovancedMin2.png | VitisAIプラットフォーム | 12/7(木)~12/8(金) 申込締切日：11/28 10:00~18:00 | 新横浜(hdLab) | 1509 | アドバンスドコース | 2023年12月 | 202311281700 | 1 |
| embe.png | VITISでのエンベデッドシステムソフトウェア開発 | 12/12(火)~12/13(水) 申込締切日：12/1 10:00~18:00 | 新横浜(hdLab) | 1510 | エンベデッドコース | 2023年12月 | 202312011700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 12/12(火)~12/13(水) 申込締切日：12/1 10:00~18:00 | オンライン | 1511 | アドバンスドコース | 2023年12月 | 202312011700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ソフトウェアデザイン | 12/18(月)~12/19(火) 申込締切日：12/7 10:00~18:00 | 新横浜(hdLab) | 1512 | アドバンスドコース | 2023年12月 | 202312071700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 12/21(木) 申込締切日：12/12 10:00~17:30 | オンライン | 1513 | FPGAデバイス&ツールコース | 2023年12月 | 202312121700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 12/22(金) 申込締切日：12/13 10:00~17:30 | オンライン | 1514 | FPGAデバイス&ツールコース | 2023年12月 | 202312131700 | 1 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 1/10(水) 申込締切日：12/22 10:00~17:30 | 新横浜(hdLab) | 1516 | FPGAデバイス&ツールコース | 2024年1月 | 202312221700 | 1 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 1/11(木) 申込締切日：12/25 10:00~17:30 | 新横浜(hdLab) | 1517 | FPGAデバイス&ツールコース | 2024年1月 | 202312251700 | 1 |
| embe.png | ARTYを使用したMicroBlaze開発入門 | 1/12(金) 申込締切日：12/26 10:00~17:30 | 新横浜(hdLab) | 1518 | エンベデッドコース | 2024年1月 | 202312261700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 1/16(火)~1/17(水) 申込締切日：12/28 10:00~17:30 | オンライン | 1519 | FPGAデバイス&ツールコース | 2024年1月 | 202312281700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 1/16(火)~1/17(水) 申込締切日：12/28 10:00~18:00 | オンライン | 1520 | アドバンスドコース | 2024年1月 | 202312281700 | 1 |
| embe.png | Zynq SoC システムアーキテクチャ | 1/18(木)~1/19(金) 申込締切日：1/9 10:00~18:00 | オンライン | 1521 | エンベデッドコース | 2024年1月 | 202401091700 | 1 |
| AdovancedMin2.png | Kria KV260 入門 | 1/23(火) 申込締切日：1/12 13:00~18:00 | 新横浜(hdLab) | 1522 | アドバンスドコース | 2024年1月 | 202401121700 | 1 |
| AdovancedMin2.png | Versal AI Engine 1: アーキテクチャとデザインフロー | 1/23(火)~1/24(水) 申込締切日：1/12 10:00~18:00 | オンライン | 1523 | アドバンスドコース | 2024年1月 | 202401121700 | 1 |
| AdovancedMin2.png | Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング | 1/25(木)~1/26(金) 申込締切日：1/16 10:00~18:00 | オンライン | 1524 | アドバンスドコース | 2024年1月 | 202401161700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 1/25(木)~1/26(金) 申込締切日：1/16 10:00~18:00 | オンライン | 1526 | FPGAデバイス&ツールコース | 2024年1月 | 202401161700 | 1 |
| AdovancedMin2.png | Versal AI Engine 3: Kernel Programming and Optimization | 1/29(月)~1/30(火) 申込締切日：1/18 10:00~18:00 | オンライン | 1527 | アドバンスドコース | 2024年1月 | 202401181700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 1/30(火) 申込締切日：1/19 10:00~17:30 | オンライン | 1528 | FPGAデバイス&ツールコース | 2024年1月 | 202401191700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 1/31(水) 申込締切日：1/22 10:00~17:30 | オンライン | 1529 | FPGAデバイス&ツールコース | 2024年1月 | 202401221700 | 1 |
| Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 2/1(木)~2/2(金) 申込締切日：1/23 10:00~18:00 | 新横浜(hdLab) | 1530 | FPGAデバイス&ツールコース | 2024年2月 | 202401231700 | 1 |
このコースでは、Vitis™HLSツールの使用方法について説明します。
このコースの焦点は次のとおりです。
・Vitis™ HLSを使用した生産性の向上
・高位合成フロー
・Vitis HLSを使った最初のプロジェクト
・テストベンチの重要性を認識する
・指示子を使用したパフォーマンスとエリアの改善と RTL インターフェイスの選択
・よくあるコーディングの落とし穴と、RTL / ハードウェア向けのコーディング改善方法
・Vitis HLSで生成されたブロックのシステム レベルでの統合
| コース名 | Vitis HLSを使った高位合成 |
|---|---|
| ソフトウェアツール | VitisHLS 2020.2 |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 12TC or 132,000円(税込) |
| 受講対象者 | 高位合成を使用するハードウエアエンジニアおよびソフトウエアエンジニア ザイリンクスデバイスを使ってハードウエアを構築する方 |
| 受講要件 | ・C/C++言語に精通している ・高位合成の基礎知識を有する |
| コース内容 | 1. 高位合成の概要 2. Vitis HLSフロー 3. 指示子によるデザインの探索 4. Vitis HLS ツール コマンドライン インターフェイス 5. HLS UltraFast 設計手法の概要 6. I/O インターフェイスの概要 7. ブロックレベルI/O プロトコル 8. ポートレベルのプロトコル 9. ポートレベルのI/O プロトコル: AXI4 インターフェイス 10. ポートレベルのI/O プロトコル: メモリインターフェイス 11. パフォーマンスのためのパイプライン処理: PIPELINE 12. パフォーマンスのためのパイプライン処理: DATAFLOW 13. パフォーマンスのための構造の最適化 14. Vitis HLSのデフォルト動作: レイテンシ 15. レイテンシの削減 16. エリアおよびリソース使用率の向上 17. Vitis HLSへの移行 18. HLS デザインフロー - システム統合 19. Vitis HLSツールのCライブラリ: 任意精度 20. ハードウェア モデリング 21. Vitis HLSでのポインタの使用 |
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