Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
embe.pngVITISでのエンベデッドシステムソフトウェア開発12/1(木)~12/2(金)
申込締切日:11/21
10:00~18:00
新横浜(hdLab)1277エンベデッドコース2022年12月2022112117001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン12/6(火)~12/7(水)
申込締切日:11/25
10:00~18:00
ハイブリッド開催
オンライン or
新横浜(hdLab)
1279アドバンスドコース2022年12月2022112517001
Vivado.pngVivado Design Suite を使用したIPの管理12/6(火)
申込締切日:11/25
10:00~17:30
オンライン1278FPGAデバイス&ツールコース2022年12月2022112517001
no_image.pngVitis Model Composer12/8(木)~12/9(金)
申込締切日:11/29
10:00~18:00
新横浜(hdLab)満席アドバンスドコース2022年12月2022112917001
Vivado.pngVivado Design Suite でのUltraFast設計手法12/8(木)
申込締切日:11/29
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年12月2022112917000
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック12/12(月)~12/13(火)
申込締切日:12/1
10:00~17:30
新横浜(hdLab)開催中止FPGAデバイス&ツールコース2022年12月2022120117000
Vivado.pngVivado Design Suite でのインプリメント手法12/15(木)
申込締切日:12/6
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年12月2022120617000
Vivado.pngVivado Design Suite でのFPGA設計導入12/19(月)~12/20(火)
申込締切日:12/8
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年12月2022120817000
embe.pngZynq SoC エンベデッドシステムソフトウェア開発12/20(火)~12/21(水)
申込締切日:12/9
10:00~18:00
オンライン1285エンベデッドコース2022年12月2022120917001
no_image.pngVitisAIプラットフォーム12/22(木)~12/23(金)
申込締切日:12/13
10:00~18:00
ハイブリッド開催
オンライン or
新横浜(hdLab)
1286アドバンスドコース2022年12月2022121317001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1/12(木)~1/13(金)
申込締切日:12/26
10:00~18:00
オンライン1288FPGAデバイス&ツールコース2023年1月2022122617001
embe.pngPetaLinuxツールを使用したエンベデッドデザイン1/12(木)~1/13(金)
申込締切日:12/26
10:00~18:00
オンライン1289エンベデッドコース2023年1月2022122617001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門1/16(月)
申込締切日:12/28
10:00~17:30
新横浜(hdLab)1290FPGAデバイス&ツールコース2023年1月2022122817001
embe.pngARTYを使用したMicroBlaze開発入門1/18(水)
申込締切日:1/6
10:00~17:30
新横浜(hdLab)1293エンベデッドコース2023年1月2023010617001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ1/17(火)~1/18(水)
申込締切日:1/6
10:00~18:00
オンライン1292アドバンスドコース2023年1月2023010617001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション1/17(火)
申込締切日:1/6
10:00~17:30
新横浜(hdLab)1291FPGAデバイス&ツールコース2023年1月2023010617001
Vivado.pngVivado Design Suite でのFPGA設計導入1/19(木)~1/20(金)
申込締切日:1/10
10:00~17:30
オンライン1294FPGAデバイス&ツールコース2023年1月2023011017001
Vivado.pngVivado Design Suite でのタイミング制約と解析1/23(月)
申込締切日:1/12
10:00~17:30
オンライン1295FPGAデバイス&ツールコース2023年1月2023011217001
embe.pngZynq SoC システムアーキテクチャ1/24(火)~1/25(水)
申込締切日:1/13
10:00~18:00
オンライン1297エンベデッドコース2023年1月2023011317001
Vivado.pngVivado Design Suite でのタイミング クロージャ1/24(火)
申込締切日:1/13
10:00~17:30
オンライン1296FPGAデバイス&ツールコース2023年1月2023011317001
no_image.pngKria KV260 Vision AI 1/26(木)~1/27(金)
申込締切日:1/17
10:00~18:00
オンライン1298アドバンスドコース2023年1月2023011717001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー1/26(木)~1/27(金)
申込締切日:1/17
10:00~18:00
新横浜(hdLab)1299FPGAデバイス&ツールコース2023年1月2023011717001
no_image.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション1/31(火)~2/1(水)
申込締切日:1/20
10:00~18:00
オンライン1302アドバンスドコース2023年1月2023012017001
Vivado.pngVivado Design Suite ツールフロー1/31(火)
申込締切日:1/20
10:00~17:30
オンライン1300FPGAデバイス&ツールコース2023年1月2023012017001
Vivado.pngSpartan-6 FPGAのマイグレーション2/1(水)
申込締切日:1/23
10:00~17:30
オンライン開催予定FPGAデバイス&ツールコース2023年2月2023012317001
DSP.pngVitis HLSを使った高位合成2/2(木)~2/3(金)
申込締切日:1/24
10:00~18:00
オンライン1304DSPコース2023年2月2023012417001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー12/7(火)~2/8(水)
申込締切日:1/27
10:00~18:00
オンライン1306アドバンスドコース2023年2月2023012717001
Vivado.pngIP インテグレーターツールによる設計2/7(火)
申込締切日:1/27
10:00~17:30
オンライン開催予定FPGAデバイス&ツールコース2023年2月2023012717001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー22/9(木)
申込締切日:1/31
10:00~18:00
オンライン1307アドバンスドコース2023年2月2023013117001
Vivado.pngVivado Design Suite でのUltraFast設計手法2/9(木)
申込締切日:1/31
10:00~17:30
オンライン1309FPGAデバイス&ツールコース2023年2月2023013117001
no_image.pngVersal ACAP: ネットワーク オン チップ2/10(金)
申込締切日:2/1
10:00~18:00
オンライン1308アドバンスドコース2023年2月2023020117001
Vivado.pngVivado Design Suite でのインプリメント手法2/10(金)
申込締切日:2/1
10:00~17:30
オンライン1310FPGAデバイス&ツールコース2023年2月2023020117001
CONN.pngPCI Express デザイン2/14(火)~2/15(水)
申込締切日:2/3
10:00~17:30
オンライン1311高速インターフェイスコース2023年2月2023020317001
embe.pngZynq SoC エンベデッドシステム開発2/15(水)~2/16(木)
申込締切日:2/6
10:00~18:00
オンライン1312エンベデッドコース2023年2月2023020617001
Vivado.pngVivado Design Suite でのFPGA設計導入2/21(火)~2/22(水)
申込締切日:2/10
10:00~17:30
オンライン1313FPGAデバイス&ツールコース2023年2月2023021017001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン2/27(月)
申込締切日:2/14
10:00~18:00
オンライン1314アドバンスドコース2023年2月2023021417001
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック2/28(火)~3/1(水)
申込締切日:2/15
10:00~17:30
新横浜(hdLab)1316FPGAデバイス&ツールコース2023年2月2023021517001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級2/28(火)~3/1(水)
申込締切日:2/15
10:00~18:00
オンライン1317FPGAデバイス&ツールコース2023年2月2023021517001
embe.pngVITISでのエンベデッドシステムソフトウェア開発3/2(木)~3/3(金)
申込締切日:2/17
10:00~18:00
新横浜(hdLab)1318エンベデッドコース2023年3月2023021717001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級3/2(木)~3/3(金)
申込締切日:2/17
10:00~18:00
オンライン1319FPGAデバイス&ツールコース2023年3月2023021717001
no_image.pngVITISアクセラレーション開発3/7(火)~3/8(水)
申込締切日:2/22
10:00~18:00
オンライン1329アドバンスドコース2023年3月2023022217001
Vivado.pngVivado Design Suite ツールフロー3/7(火)
申込締切日:2/22
10:00~17:30
オンライン1320FPGAデバイス&ツールコース2023年3月2023022217001
no_image.pngVitis Model Composer3/9(木)~3/10(金)
申込締切日:2/28
10:00~18:00
オンライン1330アドバンスドコース2023年3月2023022817001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン3/14(火)~3/15(水)
申込締切日:3/3
10:00~18:00
オンライン1321アドバンスドコース2023年3月2023030317001
Vivado.pngVivado Design Suite でのタイミング制約と解析3/14(火)
申込締切日:3/3
10:00~17:30
オンライン1322FPGAデバイス&ツールコース2023年3月2023030317001
Vivado.pngVivado Design Suite でのタイミング クロージャ3/15(水)
申込締切日:3/6
10:00~17:30
オンライン1323FPGAデバイス&ツールコース2023年3月2023030617001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発3/16(木)~3/17(金)
申込締切日:3/7
10:00~18:00
オンライン1324エンベデッドコース2023年3月2023030717001
no_image.pngVitisAIプラットフォーム3/23(木)~3/24(金)
申込締切日:3/14
10:00~18:00
オンライン1326アドバンスドコース2023年3月2023031417001
Vivado.pngVivado Design Suite でのFPGA設計導入3/27(月)~3/28(火)
申込締切日:3/16
10:00~17:30
新横浜(hdLab)1325FPGAデバイス&ツールコース2023年3月2023031617001
no_image.pngVersal AI Engine 1: アーキテクチャとデザインフロー3/28(火)~3/29(水)
申込締切日:3/17
10:00~18:00
オンライン1327アドバンスドコース2023年3月2023031717001
no_image.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング3/30(木)~3/31(金)
申込締切日:3/21
10:00~18:00
オンライン1328アドバンスドコース2023年3月2023032117001

このコースでは、FPGA設計の初心者を対象にザイリンクス Artix-7 FPGAの基本的なアーキテクチャと、Vivado™ Design Suiteを使った基本的なザイリンクスのデザインフローを説明します。プロジェクトの作成から、IPのインスタンシエート、およびピン割り当て、基本的な XDC タイミング制約の設定をして効率的な FPGA デザインを構築します。また、最も低価格、低消費電力であるArtix-7 FPGAファミリを搭載したNEXYS4ボードを使用してダウンロードを実行します。

[このコースで学べること]

コース名Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門
ソフトウェアツールVivado Design Suite 2019.1
ハードウェアDigilent NEXYS4 or ARTY
トレーニング期間1日間
受講料1名様 4TC or 53,900円(税込)
受講対象者・FPGA設計の初心者
・Artix-7 FPGA に興味のある方
・Artix-7 FPGA および開発ツールについての情報を得たい方
・Artix-7 FPGA の開発フローを体験したい方
・Spartan-6シリーズからArtix-7 FPGAシリーズへの移行を検討されている方
・Digilent NEXYS4ボードの導入を検討されている方
受講要件・ハードウェア記述言語(VHDL/Verilog HDL)に関する基本的な知識を有する
コース内容7シリーズアーキテクチャ
・7シリーズ概要
・CLBアーキテクチャ
・メモリリソース
・DSPリソース
・I/Oリソース
・クロッキングリソース
・メモリコントローラ
・専用ハードウェア
Vivadoツールフロー
・Projectの作成・管理
・デザインファイルの追加、作成
・IPの作成
・論理合成の実行
・制約ファイル(XDC)の作成
・インプリメンテーションの実行、レポートの確認
・ダウンロード
ボードを使ったVivadoツールフロー演習
・Vivadoツールフロー
関連するビデオ
※Xilinx社のサイトへ移動します。
Vivado デザイン フローの概要 (日本語吹替)
Vivado IDE 入門 (日本語吹替)