Versal ACAP: ネットワーク オン チップ

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
no_image.pngVersal ACAP: アーキテクチャとメソドロジー29/1(木)
申込締切日:8/23
10:00~18:00
オンライン開催中止アドバンスドコース2022年9月2022082317000
no_image.pngVersal ACAP: ネットワーク オン チップ9/2(金)
申込締切日:8/24
10:00~18:00
オンライン開催中止アドバンスドコース2022年9月2022082417000
Vivado.pngVivado Design Suite ツールフロー9/5(月)
申込締切日:8/25
10:00~17:30
オンライン1243FPGAデバイス&ツールコース2022年9月2022082517001
Vivado.pngVivado Design Suite でのタイミング制約と解析9/6(火)
申込締切日:8/26
10:00~17:30
オンライン1244FPGAデバイス&ツールコース2022年9月2022082617001
Vivado.pngVivado Design Suite でのタイミング クロージャ9/8(木)
申込締切日:8/30
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年9月2022083017000
embe.pngZynq SoC エンベデッドシステムソフトウェア開発9/8(木)~9/9(金)
申込締切日:8/30
10:00~18:00
オンライン1246エンベデッドコース2022年9月2022083017001
Vivado.pngVivado Design Suite でのFPGA設計導入9/13(火)~9/14(水)
申込締切日:9/2
10:00~17:30
オンライン1247FPGAデバイス&ツールコース2022年9月2022090217001
no_image.pngVersal AI Engine 1: アーキテクチャとデザインフロー9/13(火)~9/14(水)
申込締切日:9/2
10:00~18:00
オンライン開催中止アドバンスドコース2022年9月2022090217000
no_image.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング9/15(木)~9/16(金)
申込締切日:9/6
10:00~18:00
オンライン開催中止アドバンスドコース2022年9月2022090617000
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン9/27(火)~9/28(水)
申込締切日:9/14
10:00~18:00
ハイブリッド開催
オンライン or
新横浜(hdLab)
1250アドバンスドコース2022年9月2022091417001
no_image.pngVitisAIプラットフォーム9/29(木)~9/30(金)
申込締切日:9/16
10:00~18:00
ハイブリッド開催
オンライン or
新横浜(hdLab)
開催中止アドバンスドコース2022年9月2022091617000
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション10/3(月)
申込締切日:9/21
10:00~17:30
新横浜(hdLab)開催中止FPGAデバイス&ツールコース2022年10月2022092117000
Vivado.pngVivado Design Suite を使用したIPの管理10/4(火)
申込締切日:9/22
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年10月2022092217000
DSP.pngVitis HLSを使った高位合成10/4(火)~10/5(水)
申込締切日:9/22
10:00~18:00
オンライン1255DSPコース2022年10月2022092217001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門10/6(木)
申込締切日:9/27
10:00~17:30
新横浜(hdLab)1256FPGAデバイス&ツールコース2022年10月2022092717001
embe.pngARTYを使用したMicroBlaze開発入門10/7(金)
申込締切日:9/28
10:00~17:30
新横浜(hdLab)1257エンベデッドコース2022年10月2022092817001
Vivado.pngVivado Design Suite でのUltraFast設計手法10/11(火)
申込締切日:9/29
10:00~17:30
オンライン1258FPGAデバイス&ツールコース2022年10月2022092917001
Vivado.pngVivado Design Suite でのインプリメント手法10/13(木)
申込締切日:10/3
10:00~17:30
オンライン1259FPGAデバイス&ツールコース2022年10月2022100317001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ10/13(木)~10/14(金)
申込締切日:10/3
10:00~18:00
オンライン1260アドバンスドコース2022年10月2022100317001
Vivado.pngVivado Design Suite でのFPGA設計導入10/17(月)~10/18(火)
申込締切日:10/5
10:00~17:30
オンライン1261FPGAデバイス&ツールコース2022年10月2022100517001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級10/20(木)~10/21(金)
申込締切日:10/11
10:00~18:00
オンライン1262FPGAデバイス&ツールコース2022年10月2022101117001
embe.pngZynq SoC システムアーキテクチャ10/20(木)~10/21(金)
申込締切日:10/11
10:00~18:00
オンライン1263エンベデッドコース2022年10月2022101117001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー10/25(火)~10/26(水)
申込締切日:10/14
10:00~18:00
新横浜(hdLab)1264FPGAデバイス&ツールコース2022年10月2022101417001
Vivado.pngVivado Design Suite でのタイミング制約と解析11/1(火)
申込締切日:10/21
10:00~17:30
オンライン1266FPGAデバイス&ツールコース2022年11月2022102117001
embe.pngSDKユーザのためのVITIS11/2(水)
申込締切日:10/24
10:00~18:00
オンライン1267エンベデッドコース2022年11月2022102417001
Vivado.pngVivado Design Suite でのタイミング クロージャ11/8(火)
申込締切日:10/26
10:00~17:30
オンライン1268FPGAデバイス&ツールコース2022年11月2022102617001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級11/10(木)~11/11(金)
申込締切日:10/28
10:00~18:00
オンライン1269FPGAデバイス&ツールコース2022年11月2022102817001
no_image.pngVITISアクセラレーション開発11/10(木)~11/11(金)
申込締切日:10/28
10:00~18:00
オンライン1270アドバンスドコース2022年11月2022102817001
Vivado.pngVivado Design Suite でのFPGA設計導入11/14(月)~11/15(火)
申込締切日:11/1
10:00~17:30
オンライン1271FPGAデバイス&ツールコース2022年11月2022110117001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン11/15(火)
申込締切日:11/2
10:00~18:00
オンライン1272アドバンスドコース2022年11月2022110217001
Vivado.pngVivado Design Suite ツールフロー11/17(木)
申込締切日:11/8
10:00~17:30
オンライン1273FPGAデバイス&ツールコース2022年11月2022110817001
embe.pngZynq SoC エンベデッドシステム開発11/17(木)~11/18(金)
申込締切日:11/8
10:00~18:00
オンライン1274エンベデッドコース2022年11月2022110817001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級11/29(火)~11/30(水)
申込締切日:11/17
10:00~18:00
オンライン1275FPGAデバイス&ツールコース2022年11月2022111717001
embe.pngVITISでのエンベデッドシステムソフトウェア開発12/1(木)~12/2(金)
申込締切日:11/21
10:00~18:00
新横浜(hdLab)1277エンベデッドコース2022年12月2022112117001
Vivado.pngVivado Design Suite を使用したIPの管理12/6(火)
申込締切日:11/25
10:00~17:30
オンライン1278FPGAデバイス&ツールコース2022年12月2022112517001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン12/6(火)~12/7(水)
申込締切日:11/25
10:00~18:00
オンライン1279アドバンスドコース2022年12月2022112517001
Vivado.pngVivado Design Suite でのUltraFast設計手法12/8(木)
申込締切日:11/29
10:00~17:30
オンライン1280FPGAデバイス&ツールコース2022年12月2022112917001
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック12/12(月)~12/13(火)
申込締切日:12/1
10:00~17:30
新横浜(hdLab)1282FPGAデバイス&ツールコース2022年12月2022120117001
Vivado.pngVivado Design Suite でのインプリメント手法12/15(木)
申込締切日:12/6
10:00~17:30
オンライン1283FPGAデバイス&ツールコース2022年12月2022120617001
Vivado.pngVivado Design Suite でのFPGA設計導入12/19(月)~12/20(火)
申込締切日:12/8
10:00~17:30
オンライン1284FPGAデバイス&ツールコース2022年12月2022120817001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発12/20(火)~12/21(水)
申込締切日:12/9
10:00~18:00
オンライン1285エンベデッドコース2022年12月2022120917001
no_image.pngVitisAIプラットフォーム12/22(木)~12/23(金)
申込締切日:12/13
10:00~18:00
オンライン1286アドバンスドコース2022年12月2022121317001

このコースでは、ザイリンクスデバイスに精通しているユーザーにVersal™ACAPネットワークオンチップ(NoC)を紹介します。 このコースでは、Versalデバイスの主要コンポーネントの概要を説明するだけでなく、NoCを使用してデバイス内でデータを効率的に移動する方法についても説明します。
このコースの重点は次のとおりです。

▪VersalACAPでNoCアーキテクチャを構成する主要コンポーネント
▪NoCを使用した基本設計の実装
▪効率的なデータ移動のためのNoCの構成

【ご注意下さい】

このコースの説明は日本語で行いますが、テキストは英語となります。

コース名Versal ACAP: ネットワーク オン チップ
ソフトウェアツールVitis 2020.2
トレーニング期間1日間
受講料1名様 6TC or 66,000円(税込)
受講対象者既存デバイスから移行するハードウエアエンジニア、システムアーキテクト
Versal ACAPで始めるハードウエアエンジニア、システムアーキテクト
受講要件・ザイリンクスデバイスのアーキテクチャクラスを受講済みまたは相当の知識を有する
・Vivado Design Suiteに精通
コース内容▪ Architecture Overview for Existing Xilinx Users
Introduces to students that already have familiarity with Xilinx architectures to the new and updated features found in the Versal ACAP devices. {Lecture}
▪ Versal ACAPs Compared to Zynq UltraScale+ Devices
The Versal ACAP has a number of similarities to the Zynq® UltraScale+™ MPSoC devices. Understanding what is the same, what is different, and what is brand new helps put this powerful new part into context. {Lecture}
▪ NoC Introduction and Concepts
Reviews the basic vocabulary and high-level operations of the NoC. {Lecture, Lab}
▪ NoC Architecture
Provides the first deep dive into the sub-blocks of the NoC and how they are used. Describes how the NoC is accessed from the programmable logic. {Lecture
▪Design Tool Flow Overview
Designers come to the Versal ACAP devices with different goals. This module explores how traditional FPGA designers, embedded developers, and accelerated system designers would use the various tools available in the Xilinx toolbox. {Lecture}
▪ NoC DDR Memory Controller
The integration between the NoC pathways and the DDR memory controllers must be understood to have efficient data movement on and off chip. This discussion of the NoC's DDR memory controller blocks provides the background for properly selecting and configuring DDR memory and the memory controller for effective use. {Lecture}
▪ NoC Performance Tuning
Synthesizes everything about the NoC and its DDRMCs, illustrating how to fine tune the NoC for the best performance. {Lecture, Lab}
▪ System Design Migration
Describes how different users will leverage tools and processes to migrate their designs to the Versal ACAP devices. {Lecture}
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