タイミングクロージャテクニックPart2

カテゴリCourseへのリンク日程会場、受講料状況category開催月締切時間Flag
embe.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション随時オンデマンド
TC：12TC
現金：¥132,000		1MPSoC/SoMオンデマンド2035103117001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ随時オンデマンド
TC：12TC
現金：¥132,000		2MPSoC/SoMオンデマンド2035103117001
Vivado.pngPCI Express デザイン随時オンデマンド
TC：12TC
現金：¥132,000		3FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start随時オンデマンド
TC：6TC
現金：¥66,000		4Versal Adaptive SoCオンデマンド2035103117001
lang.pngVerification with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
lang.pngDesigning with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
eembe.pngVitis HLSを使った高位合成随時オンデマンド
TC：12TC
現金：¥132,000		7SoCとVitisツールオンデマンド2035103117001
embe.pngKria KV260 Vision AI 随時オンデマンド
TC：12TC
現金：¥132,000		8MPSoC/SoMオンデマンド2035103117001
Vivado.pngVivado Design Suite でのFPGA設計導入随時オンデマンド
TC：8TC
現金：¥107,800		9FPGAとVivadoツールオンデマンド2035103117001
eembe.pngソフト＆ハード設計実装セミナー5月13日(火)
申込締切日：4/30
10:00~17:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2023SoCとVitisツール2025年5月2025043017001
AdovancedMin2.pngEmbedded Heterogeneous Design5月13日(火)-14日(水)
申込締切日：4/30
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2025年5月2025043017000
embe.pngKria KV260 入門5月20日(火)
申込締切日：5/9
13:00~18:00		新横浜(hdLab)
TC：8TC (TCのみ)		満席MPSoC/SoM2025年5月2025050917001
embe.pngZynq UltraScale+ MPSoC ハードウェアデザイン5月20日(火)-21日(水)
申込締切日：5/9
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2026MPSoC/SoM2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング制約と解析5月20日(火)
申込締切日：5/9
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2027FPGAとVivadoツール2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング クロージャ5月22日(木)
申込締切日：5/13
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2028FPGAとVivadoツール2025年5月2025051317001
Vivado.pngPCI Express デザイン5月22日(木)-23日(金)
申込締切日：5/13
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		開催中止FPGAとVivadoツール2025年5月2025051317000
embe.pngKria KV260 Vision AI 5月27日(火)-28日(水)
申込締切日：5/16
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2031MPSoC/SoM2025年5月2025051617001
eembe.pngZynq SoC エンベデッドシステム開発5月29日(木)-30日(金)
申込締切日：5/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2032SoCとVitisツール2025年5月2025052017001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5月29日(木)-30日(金)
申込締切日：5/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2033HDL言語と検証2025年5月2025052017001
eembe.pngMigrating to the Vitis Unified IDE6月3日(火)
申込締切日：5/23
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2035SoCとVitisツール2025年6月2025052317001
eembe.pngEmbedded Systems Software Design Basic6月4日(水)-5日(木)
申込締切日：5/26
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2036SoCとVitisツール2025年6月2025052617001
eembe.pngEmbedded Systems Software Design OS6月6日(金)
申込締切日：5/28
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2037SoCとVitisツール2025年6月2025052817001
Vivado.pngデザイン クロージャ テクニック デザイン＆パワー6月5日(木)
申込締切日：5/27
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2038FPGAとVivadoツール2025年6月2025052717001
Vivado.pngタイミングクロージャテクニックPart16月9日(月)
申込締切日：5/29
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2039FPGAとVivadoツール2025年6月2025052917001
Vivado.pngタイミングクロージャテクニックPart26月10日(火)
申込締切日：5/30
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2040FPGAとVivadoツール2025年6月2025053017001
eembe.pngVitis Model Composer6月10日(火)-11日(水)
申込締切日：5/30
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2041SoCとVitisツール2025年6月2025053017001
Vivado.pngIP インテグレーターツールによる設計6月11日(水)
申込締切日：6/2
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2042FPGAとVivadoツール2025年6月2025060217001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン6月12日(木)-13日(金)
申込締切日：6/3
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2043SoCとVitisツール2025年6月2025060317001
Vivado.pngVivado Design Suite でのFPGA設計導入6月19日(木)-20日(金)
申込締切日：6/10
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		2044FPGAとVivadoツール2025年6月2025061017001
lang.pngVerification with SystemVerilog6月19日(木)-20日(金)
申込締切日：6/10
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2045HDL言語と検証2025年6月2025061017001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション6月23日(月)
申込締切日：6/12
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2050FPGAとVivadoツール2025年6月2025061217001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編6月24日(火)
申込締切日：6/13
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2046FPGAとVivadoツール2025年6月2025061317001
AdovancedMin2.pngVersal adaptive SoC: Quick Start6月25日(水)
申込締切日：6/16
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2047Versal Adaptive SoC2025年6月2025061617001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級6月26日(木)-27日(金)
申込締切日：6/17
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2048HDL言語と検証2025年6月2025061717001
eembe.pngVitisAIプラットフォーム6月26日(木)-27日(金)
申込締切日：6/17
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2049SoCとVitisツール2025年6月2025061717001
Vivado.pngVivado Design Suite でのUltraFast設計手法7月1日(火)
申込締切日：6/20
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2052FPGAとVivadoツール2025年7月2025062017001
Vivado.pngVivado Design Suite でのインプリメント手法7月3日(木)
申込締切日：6/24
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2054FPGAとVivadoツール2025年7月2025062417001
eembe.pngVitis HLSを使った高位合成7月8日(火)-9日(水)
申込締切日：6/27
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2056SoCとVitisツール2025年7月2025062717001
eembe.pngZynq SoC システムアーキテクチャ7月10日(木)-11日(金)
申込締切日：7/1
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2057SoCとVitisツール2025年7月2025070117001
embe.pngZynq UltraScale+ MPSoC Boot and Platform Management7月15日(火)-16日(水)
申込締切日：7/4
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2058MPSoC/SoM2025年7月2025070417001
embe.pngOS and Hypervisors in Adaptive SoCs7月17日(木)-18日(金)
申込締切日：7/8
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2059MPSoC/SoM2025年7月2025070817001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級7月17日(木)-18日(金)
申込締切日：7/8
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2060HDL言語と検証2025年7月2025070817001
lang.pngFPGA向けRTL設計スタイルガイドセミナー7月22日(火)-23日(水)
申込締切日：7/10
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2061HDL言語と検証2025年7月2025071017001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ7月23日(水)-24日(木)
申込締切日：7/11
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2062MPSoC/SoM2025年7月2025071117001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門7月24日(木)
申込締切日：7/14
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2063FPGAとVivadoツール2025年7月2025071417001
eembe.pngMigrating to the Vitis Unified IDE7月25日(金)
申込締切日：7/15
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2064SoCとVitisツール2025年7月2025071517001

UltraFast デザイン メソドロジーのタイミング クロージャ技術を適用し、デザインでタイミング クロージャを
実現する方法を学びます。

このコースでは次の点に重点を置きます。
Part1
・初期デザイン チェックを適用し、デザインのタイミング サマリーとメソドロジーレポートをレビューする
・ベースラインを使用してデザインがタイミング目標を満たしていることを検証し、ベースライン プロセスで
説明されているガイドラインを適用する
・セットアップおよびホールド違反の特定と解決
・デザインにおけるロジック遅延、ネット遅延、混雑の削減
Part2
・クロックスキューとクロックの不確実性の改善
・Pblock ベースおよびスーパー ロジック領域 (SLR) ベースの解析を実行して課題を特定し、タイミング クロージャを改善する
・QoR スコアを改善するために、さまざまな段階で結果の品質 (QoR) 評価を実行する
・インテリジェント デザイン ラン (IDR) を実装して、複雑なデザインの解析とタイミング クロージャを自動化する

【ご注意下さい】

　このコースはPart1およびPart2に分割してご提供します。
内容は詳細ページを確認してください。
全体を学びたい方はPart1+Part2を受講して下さい。
時間の無い方はPart1から受講し、余裕が出来たらPart2を受講して下さい。
Part2からの受講はお勧めしません。
コース名タイミングクロージャテクニックPart2
ソフトウェアツールVivado ML Edition 2021.2
ハードウェアArchitecture: UltraScale™ FPGAs and Versal® ACAPs
トレーニング期間1日間
受講料1名様　6TC or66,000円(税込)
受講対象者ソフトウェアおよびハードウェアの開発者、システム アーキテクト、および UltraFast 設計手法のタイミング クロージャ技術について学びたい方
受講要件 FPGA および SoC アーキテクチャと HDL コーディング技術の基礎知識
Vivado® の基本知識
コース内容Design Analysis and Optimization (Continue)
§ クロックスキューの改善
　クロック スキューを改善するためにさまざまなテクニックを
　適用する方法について説明します。 {講義}
§ クロックの不確実性の改善
　並列 BUFGCE_DIV クロック バッファーの使用、MMCM または
　PLL 設定の変更、同期クロック ドメイン クロッシング (CDC) パスの
　制限など、クロックの不確実性を改善するためのさまざまなフローを
　確認します。 {講義、演習}

Clock Domain Crossing (CDC)
§ クロック ドメイン クロッシング (CDC) と同期回路
　クロック ドメイン クロッシング (CDC) とは何か、および同期回路が
　必要なシナリオについて説明します。 {講義、演習}

Report QoR
§ QoR レポートの概要
　結果の品質 (QoR) とは何か、および Vivado IDE によって生成された
　QoR レポートを分析する方法について説明します。 {講義、演習}

Design Runs
§ インテリジェントなデザイン実行 (IDR)
　インテリジェント デザイン ラン (IDR) が導入されました。
　これは、タイミングを閉じるために複雑なフローを使用する特別な
　タイプのインプリメンテーション実行です。 {講義、演習}