タイミングクロージャテクニックPart2

カテゴリCourseへのリンク日程会場、受講料状況category開催月締切時間Flag
embe.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション随時オンデマンド
TC：12TC
現金：¥132,000		1MPSoC/SoMオンデマンド2035103117001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ随時オンデマンド
TC：12TC
現金：¥132,000		2MPSoC/SoMオンデマンド2035103117001
Vivado.pngPCI Express デザイン随時オンデマンド
TC：12TC
現金：¥132,000		3FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start随時オンデマンド
TC：6TC
現金：¥66,000		4Versal Adaptive SoCオンデマンド2035103117001
lang.pngVerification with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
lang.pngDesigning with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
eembe.pngVitis HLSを使った高位合成随時オンデマンド
TC：12TC
現金：¥132,000		7SoCとVitisツールオンデマンド2035103117001
embe.pngKria KV260 Vision AI 随時オンデマンド
TC：12TC
現金：¥132,000		8MPSoC/SoMオンデマンド2035103117001
Vivado.pngVivado Design Suite でのFPGA設計導入随時オンデマンド
TC：8TC
現金：¥107,800		9FPGAとVivadoツールオンデマンド2035103117001
lang.pngDesigning with SystemVerilog11月4日(火)-5日(水)
申込締切日：10/23
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2121HDL言語と検証2025年11月2025102317001
embe.pngKria KV260 入門11月5日(水)
申込締切日：10/24
13:00~18:00		新横浜(hdLab)
TC：8TC
現金：TCのみ		満席MPSoC/SoM2025年11月2025102417001
embe.pngKria KV260 Vision AI 11月6日(木)-7日(金)
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		開催中止MPSoC/SoM2025年11月2025102717000
Vivado.pngVivado Design Suite でのタイミング制約と解析11月6日(木)
申込締切日：10/27
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2124FPGAとVivadoツール2025年11月2025102717001
Vivado.pngVivado Design Suite でのタイミング クロージャ11月7日(金)
申込締切日：10/28
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2125FPGAとVivadoツール2025年11月2025102817001
eembe.pngソフト＆ハード設計実装セミナー11月11日(火)
申込締切日：10/30
10:00~17:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止SoCとVitisツール2025年11月2025103017000
AdovancedMin2.pngEmbedded Heterogeneous Design11月11日(火)-12日(水)
申込締切日：10/30
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2025年11月2025103017000
Vivado.pngVivado Design Suite ツールフロー11月13日(木)
申込締切日：11/4
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2128FPGAとVivadoツール2025年11月2025110417001
AdovancedMin2.pngVersal Gen2 アーキテクチャ11月13日(木)-14日(金)
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2025年11月2025110417000
Vivado.pngSpartan UltraScale+ FPGA: Architecture11月17日(月)-18日(火)
申込締切日：11/6
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		開催中止FPGAとVivadoツール2025年11月2025110617000
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級11月18日(火)-19日(水)
申込締切日：11/7
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2131HDL言語と検証2025年11月2025110717001
Vivado.pngPCI Express デザイン11月20日(木)-21日(金)
申込締切日：11/11
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		2132FPGAとVivadoツール2025年11月2025111117001
AdovancedMin2.pngVersal AI Engine 3: Kernel Programming and Optimization11月20日(木)-21日(金)
申込締切日：11/11
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2133Versal Adaptive SoC2025年11月2025111117001
embe.pngZynq UltraScale+ MPSoC ハードウェアデザイン11月25日(火)-26日(水)
申込締切日：11/13
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2134MPSoC/SoM2025年11月2025111317001
eembe.pngEmbedded Systems Software Design Basic11月26日(水)-27日(木)
申込締切日：11/14
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		開催中止SoCとVitisツール2025年11月2025111417000
eembe.pngEmbedded Systems Software Design OS11月28日(金)
申込締切日：11/18
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止SoCとVitisツール2025年11月2025111817000
Vivado.pngVivado Design Suite でのFPGA設計導入12月2日(火)-3日(水)
申込締切日：11/20
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		受付終了FPGAとVivadoツール2025年12月2025112017001
lang.pngVerification with SystemVerilog12月2日(火)-3日(水)
申込締切日：11/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2139HDL言語と検証2025年12月2025112017001
eembe.pngZynq SoC システムアーキテクチャ12月2日(火)-3日(水)
申込締切日：11/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		開催中止SoCとVitisツール2025年12月2025112017000
AdovancedMin2.pngVersal adaptive SoC: Quick Start12月4日(木)
申込締切日：11/25
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		開催中止Versal Adaptive SoC2025年12月2025112517000
AdovancedMin2.pngVersal adaptive SoC:アーキテクチャ12月8日(月)-9日(火)
申込締切日：11/27
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2025年12月2025112717000
eembe.pngZYBOを使ったカラーバー発生回路作成12月10日(水)
申込締切日：12/1
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2143SoCとVitisツール2025年12月2025120117001
AdovancedMin2.pngVersal adaptive SoC:デザインメソドロジーPart112月10日(水)-11日(木)
申込締切日：12/1
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2025年12月2025120117000
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編12月11日(木)
申込締切日：12/2
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		開催中止FPGAとVivadoツール2025年12月2025120217000
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門12月12日(金)
申込締切日：12/3
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2145FPGAとVivadoツール2025年12月2025120317001
AdovancedMin2.pngVersal adaptive SoC:デザインメソドロジーPart212月12日(金)
申込締切日：12/3
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2147Versal Adaptive SoC2025年12月2025120317001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級12月11日(木)-12日(金)
申込締切日：12/2
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2148HDL言語と検証2025年12月2025120217001
eembe.pngARTYを使用したMicroBlaze-v開発入門12月15日(月)
申込締切日：12/4
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2149SoCとVitisツール2025年12月2025120417001
eembe.pngMigrating to the Vitis Unified IDE12月16日(火)
申込締切日：12/5
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2150SoCとVitisツール2025年12月2025120517001
eembe.pngZynq SoC エンベデッドシステム開発12月16日(火)-17日(水)
申込締切日：12/5
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2151SoCとVitisツール2025年12月2025120517001
AdovancedMin2.pngVersal Adaptive SoC:ネットワーク オン チップ12月17日(水)
申込締切日：12/8
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2152Versal Adaptive SoC2025年12月2025120817001
Vivado.pngデザイン クロージャ テクニック デザイン＆パワー12月18日(木)
申込締切日：12/9
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2153FPGAとVivadoツール2025年12月2025120917001
Vivado.pngタイミングクロージャテクニックPart112月22日(月)
申込締切日：12/11
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2154FPGAとVivadoツール2025年12月2025121117001
Vivado.pngタイミングクロージャテクニックPart212月23日(火)
申込締切日：12/12
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2155FPGAとVivadoツール2025年12月2025121217001
eembe.pngソフト＆ハード システム設計セミナー12月23日(火)-24日(水)
申込締切日：12/12
10:00~17:00		新横浜(hdLab)
TC：16TC
現金：¥176,000		2156SoCとVitisツール2025年12月2025121217001
eembe.pngYoctoを使用した組み込みLinux開発1月14日(水)
申込締切日：12/26
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2158SoCとVitisツール2026年1月2025122617001
AdovancedMin2.pngVersal AI Engine: Quick Start1月14日(水)
申込締切日：12/26
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2159Versal Adaptive SoC2026年1月2025122617001
Vivado.pngVivado Design Suite でのFPGA設計導入1月15日(木)-16日(金)
申込締切日：1/5
10:00~17:30		オンライン
TC：8TC
現金：¥107,800		2160FPGAとVivadoツール2026年1月2026010517001
AdovancedMin2.pngVersal Gen2 アーキテクチャ1月15日(木)-16日(金)
申込締切日：1/5
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2161Versal Adaptive SoC2026年1月2026010517001
eembe.pngEmbedded Systems Software Design Basic1月20日(火)-21日(水)
申込締切日：1/8
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2162SoCとVitisツール2026年1月2026010817001
eembe.pngEmbedded Systems Software Design OS1月22日(木)
申込締切日：1/13
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2163SoCとVitisツール2026年1月2026011317001
eembe.pngVitis HLSを使った高位合成1月20日(火)-21日(水)
申込締切日：1/8
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2164SoCとVitisツール2026年1月2026010817001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1月22日(木)-23日(金)
申込締切日：1/13
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2166HDL言語と検証2026年1月2026011317001
eembe.pngARTYを使用したMicroBlaze-v開発入門1月29日(木)
申込締切日：1/20
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2167SoCとVitisツール2026年1月2026012017001
embe.pngKria KV260 入門1月30日(金)
申込締切日：1/21
13:00~18:00		新横浜(hdLab)
TC：8TC
現金：TCのみ		2168MPSoC/SoM2026年1月2026012117001
Vivado.pngVivado Design Suite でのUltraFast設計手法1月27日(火)
申込締切日：1/16
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2169FPGAとVivadoツール2026年1月2026011617001
Vivado.pngVivado Design Suite でのインプリメント手法1月29日(木)
申込締切日：1/20
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2170FPGAとVivadoツール2026年1月2026012017001
AdovancedMin2.pngUltraScale+デバイスからVersalアダプティブSoC への移行1月30日(金)
申込締切日：1/21
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2171Versal Adaptive SoC2026年1月2026012117001
lang.pngFPGA向けRTL設計スタイルガイドセミナー1月27日(火)-28日(水)
申込締切日：1/16
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2172HDL言語と検証2026年1月2026011617001
embe.pngZynq UltraScale+ MPSoC システムアーキテクチャ1月27日(火)-28日(水)
申込締切日：1/16
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2173MPSoC/SoM2026年1月2026011617001

UltraFast デザイン メソドロジーのタイミング クロージャ技術を適用し、デザインでタイミング クロージャを
実現する方法を学びます。

このコースでは次の点に重点を置きます。
Part1
・初期デザイン チェックを適用し、デザインのタイミング サマリーとメソドロジーレポートをレビューする
・ベースラインを使用してデザインがタイミング目標を満たしていることを検証し、ベースライン プロセスで
説明されているガイドラインを適用する
・セットアップおよびホールド違反の特定と解決
・デザインにおけるロジック遅延、ネット遅延、混雑の削減
Part2
・クロックスキューとクロックの不確実性の改善
・Pblock ベースおよびスーパー ロジック領域 (SLR) ベースの解析を実行して課題を特定し、タイミング クロージャを改善する
・QoR スコアを改善するために、さまざまな段階で結果の品質 (QoR) 評価を実行する
・インテリジェント デザイン ラン (IDR) を実装して、複雑なデザインの解析とタイミング クロージャを自動化する

【ご注意下さい】

　このコースはPart1およびPart2に分割してご提供します。
内容は詳細ページを確認してください。
全体を学びたい方はPart1+Part2を受講して下さい。
時間の無い方はPart1から受講し、余裕が出来たらPart2を受講して下さい。
Part2からの受講はお勧めしません。
コース名タイミングクロージャテクニックPart2
ソフトウェアツールVivado ML Edition 2021.2
ハードウェアArchitecture: UltraScale™ FPGAs and Versal® ACAPs
トレーニング期間1日間
受講料1名様　6TC or66,000円(税込)
受講対象者ソフトウェアおよびハードウェアの開発者、システム アーキテクト、および UltraFast 設計手法のタイミング クロージャ技術について学びたい方
受講要件 FPGA および SoC アーキテクチャと HDL コーディング技術の基礎知識
Vivado® の基本知識
コース内容Design Analysis and Optimization (Continue)
§ クロックスキューの改善
　クロック スキューを改善するためにさまざまなテクニックを
　適用する方法について説明します。 {講義}
§ クロックの不確実性の改善
　並列 BUFGCE_DIV クロック バッファーの使用、MMCM または
　PLL 設定の変更、同期クロック ドメイン クロッシング (CDC) パスの
　制限など、クロックの不確実性を改善するためのさまざまなフローを
　確認します。 {講義、演習}

Clock Domain Crossing (CDC)
§ クロック ドメイン クロッシング (CDC) と同期回路
　クロック ドメイン クロッシング (CDC) とは何か、および同期回路が
　必要なシナリオについて説明します。 {講義、演習}

Report QoR
§ QoR レポートの概要
　結果の品質 (QoR) とは何か、および Vivado IDE によって生成された
　QoR レポートを分析する方法について説明します。 {講義、演習}

Design Runs
§ インテリジェントなデザイン実行 (IDR)
　インテリジェント デザイン ラン (IDR) が導入されました。
　これは、タイミングを閉じるために複雑なフローを使用する特別な
　タイプのインプリメンテーション実行です。 {講義、演習}