高速メモリインターフェイスデザイン
| カテゴリ画像 | Courseへのリンク | 日程 | 会場 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| AdovancedMin2.png | Versal ACAP: ネットワーク オン チップ | 9/1(金) 申込締切日：8/23 10:00~18:00 | オンライン | 開催中止 | アドバンスドコース | 2023年9月 | 202308231700 | 0 |
| embe.png | Zynq SoC エンベデッドシステムソフトウェア開発 | 9/5(火)~9/6(水) 申込締切日：8/25 10:00~18:00 | オンライン | 1463 | エンベデッドコース | 2023年9月 | 202308251700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 9/5(火) 申込締切日：8/25 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年9月 | 202308251700 | 0 |
| Vivado.png | タイミングクロージャテクニックPart2 | 9/6(水) 申込締切日：8/28 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年9月 | 202308281700 | 0 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 9/12(火)~9/13(水) 申込締切日：9/1 10:00~17:30 | オンライン | 1466 | FPGAデバイス&ツールコース | 2023年9月 | 202309011700 | 1 |
| AdovancedMin2.png | Versal AI Engine 1: アーキテクチャとデザインフロー | 9/12(火)~9/13(水) 申込締切日：9/1 10:00~18:00 | オンライン | 1467 | アドバンスドコース | 2023年9月 | 202309011700 | 1 |
| AdovancedMin2.png | Versal AI Engine 2: AI エンジンカーネルを使ったグラフプログラミング | 9/14(木)~9/15(金) 申込締切日：9/5 10:00~18:00 | オンライン | 1468 | アドバンスドコース | 2023年9月 | 202309051700 | 1 |
| embe.png | VITISでのエンベデッドシステムソフトウェア開発 | 9/14(木)~9/15(金) 申込締切日：9/5 10:00~18:00 | 新横浜(hdLab) | 1469 | エンベデッドコース | 2023年9月 | 202309051700 | 1 |
| AdovancedMin2.png | Versal AI Engine 3: Kernel Programming and Optimization | 9/19(火)~9/20(水) 申込締切日：9/7 10:00~18:00 | オンライン | 1470 | アドバンスドコース | 2023年9月 | 202309071700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ テクニック | 9/19(火)~9/20(水) 申込締切日：9/7 10:00~17:30 | 新横浜(hdLab) | 1471 | FPGAデバイス&ツールコース | 2023年9月 | 202309071700 | 1 |
| AdovancedMin2.png | Vitis Model Composer | 9/21(木)~9/22(金) 申込締切日：9/11 10:00~18:00 | 新横浜(hdLab) | 1472 | アドバンスドコース | 2023年9月 | 202309111700 | 1 |
| Vivado.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 9/21(木)~9/22(金) 申込締切日：9/11 10:00~18:00 | オンライン | 1473 | FPGAデバイス&ツールコース | 2023年9月 | 202309111700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ソフトウェアデザイン | 9/26(火)~9/27(水) 申込締切日：9/14 10:00~18:00 | オンライン | 1474 | アドバンスドコース | 2023年9月 | 202309141700 | 1 |
| AdovancedMin2.png | VitisAIプラットフォーム | 9/28(木)~9/29(金) 申込締切日：9/19 10:00~18:00 | オンライン | 開催中止 | アドバンスドコース | 2023年9月 | 202309191700 | 0 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 10/2(月) 申込締切日：9/21 10:00~17:30 | 新横浜(hdLab) | 1477 | FPGAデバイス&ツールコース | 2023年10月 | 202309211700 | 1 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 10/3(火) 申込締切日：9/22 10:00~17:30 | 新横浜(hdLab) | 開催中止 | FPGAデバイス&ツールコース | 2023年10月 | 202309221700 | 0 |
| embe.png | ARTYを使用したMicroBlaze開発入門 | 10/5(木) 申込締切日：9/26 10:00~17:30 | 新横浜(hdLab) | 開催中止 | エンベデッドコース | 2023年10月 | 202309261700 | 0 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 10/10(火) 申込締切日：9/28 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年10月 | 202309281700 | 0 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 10/12(木) 申込締切日：10/2 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2023年10月 | 202310021700 | 0 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 10/12(木)~10/13(金) 申込締切日：10/2 10:00~18:00 | オンライン | 1482 | アドバンスドコース | 2023年10月 | 202310021700 | 1 |
| embe.png | Zynq SoC システムアーキテクチャ | 10/17(火)~10/18(水) 申込締切日：10/5 10:00~18:00 | オンライン | 1483 | エンベデッドコース | 2023年10月 | 202310051700 | 1 |
| Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 10/17(火)~10/18(水) 申込締切日：10/5 10:00~18:00 | 新横浜(hdLab) | 1484 | FPGAデバイス&ツールコース | 2023年10月 | 202310051700 | 1 |
| DSP.png | Vitis HLSを使った高位合成 | 10/19(木)~10/20(金) 申込締切日：10/10 10:00~18:00 | オンライン | 1485 | DSPコース | 2023年10月 | 202310101700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 10/19(木)~10/20(金) 申込締切日：10/10 10:00~18:00 | オンライン | 1486 | FPGAデバイス&ツールコース | 2023年10月 | 202310101700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 10/23(月)~10/24(火) 申込締切日：10/12 10:00~17:30 | オンライン | 1487 | FPGAデバイス&ツールコース | 2023年10月 | 202310121700 | 1 |
| embe.png | Zynq SoC エンベデッドシステム開発 | 11/1(水)~11/2(木) 申込締切日：10/23 10:00~18:00 | オンライン | 1490 | エンベデッドコース | 2023年11月 | 202310231700 | 1 |
| Vivado.png | Vivado Design Suite ツールフロー | 11/2(木) 申込締切日：10/24 10:00~17:30 | オンライン | 1491 | FPGAデバイス&ツールコース | 2023年11月 | 202310241700 | 1 |
| Vivado.png | IP インテグレーターツールによる設計 | 11/7(火) 申込締切日：10/26 10:00~17:30 | オンライン | 1492 | FPGAデバイス&ツールコース | 2023年11月 | 202310261700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 11/8(水) 申込締切日：10/27 10:00~18:00 | オンライン | 1493 | アドバンスドコース | 2023年11月 | 202310271700 | 1 |
| AdovancedMin2.png | VITISアクセラレーション開発 | 11/9(木)~11/10(金) 申込締切日：10/30 10:00~18:00 | オンライン | 1494 | アドバンスドコース | 2023年11月 | 202310301700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 11/9(木) 申込締切日：10/30 10:00~17:30 | オンライン | 1495 | FPGAデバイス&ツールコース | 2023年11月 | 202310301700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 11/10(金) 申込締切日：10/31 10:00~17:30 | オンライン | 1496 | FPGAデバイス&ツールコース | 2023年11月 | 202310311700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ テクニック | 11/14(火)~11/15(水) 申込締切日：11/2 10:00~17:30 | 新横浜(hdLab) | 1497 | FPGAデバイス&ツールコース | 2023年11月 | 202311021700 | 1 |
| AdovancedMin2.png | Versal ACAP: アーキテクチャとメソドロジー１ | 11/14(火)~11/15(水) 申込締切日：11/2 10:00~18:00 | オンライン | 1498 | アドバンスドコース | 2023年11月 | 202311021700 | 1 |
| AdovancedMin2.png | Versal ACAP: アーキテクチャとメソドロジー２ | 11/16(木) 申込締切日：11/7 10:00~18:00 | オンライン | 1499 | アドバンスドコース | 2023年11月 | 202311071700 | 1 |
| AdovancedMin2.png | Versal ACAP: ネットワーク オン チップ | 11/17(金) 申込締切日：11/8 10:00~18:00 | オンライン | 1500 | アドバンスドコース | 2023年11月 | 202311081700 | 1 |
| CONN.png | PCI Express デザイン | 11/21(火)~11/22(水) 申込締切日：11/10 10:00~17:30 | オンライン | 1501 | 高速インターフェイスコース | 2023年11月 | 202311101700 | 1 |
| AdovancedMin2.png | Kria KV260 Vision AI | 11/21(火)~11/22(水) 申込締切日：11/10 10:00~18:00 | オンライン | 1502 | アドバンスドコース | 2023年11月 | 202311101700 | 1 |
| AdovancedMin2.png | Kria KV260 入門 | 11/28(火) 申込締切日：11/15 13:00~18:00 | 新横浜(hdLab) | 1503 | アドバンスドコース | 2023年11月 | 202311151700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 11/28(火)~11/29(水) 申込締切日：11/15 10:00~18:00 | オンライン | 1504 | FPGAデバイス&ツールコース | 2023年11月 | 202311151700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 11/30(木)~12/1(金) 申込締切日：11/17 10:00~17:30 | 新横浜(hdLab) | 1506 | FPGAデバイス&ツールコース | 2023年11月 | 202311171700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 12/5(火) 申込締切日：11/22 10:00~17:30 | オンライン | 1507 | FPGAデバイス&ツールコース | 2023年12月 | 202311221700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 12/6(水) 申込締切日：11/27 10:00~17:30 | オンライン | 1508 | FPGAデバイス&ツールコース | 2023年12月 | 202311271700 | 1 |
| AdovancedMin2.png | VitisAIプラットフォーム | 12/7(木)~12/8(金) 申込締切日：11/28 10:00~18:00 | 新横浜(hdLab) | 1509 | アドバンスドコース | 2023年12月 | 202311281700 | 1 |
| embe.png | VITISでのエンベデッドシステムソフトウェア開発 | 12/12(火)~12/13(水) 申込締切日：12/1 10:00~18:00 | 新横浜(hdLab) | 1510 | エンベデッドコース | 2023年12月 | 202312011700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 12/12(火)~12/13(水) 申込締切日：12/1 10:00~18:00 | オンライン | 1511 | アドバンスドコース | 2023年12月 | 202312011700 | 1 |
| AdovancedMin2.png | Zynq UltraScale+ MPSoC ソフトウェアデザイン | 12/18(月)~12/19(火) 申込締切日：12/7 10:00~18:00 | 新横浜(hdLab) | 1512 | アドバンスドコース | 2023年12月 | 202312071700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 12/21(木) 申込締切日：12/12 10:00~17:30 | オンライン | 1513 | FPGAデバイス&ツールコース | 2023年12月 | 202312121700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 12/22(金) 申込締切日：12/13 10:00~17:30 | オンライン | 1514 | FPGAデバイス&ツールコース | 2023年12月 | 202312131700 | 1 |
このコースでは、ザイリンクス FPGA を使用して、高速メモリ I/O を用いるメモリ インターフェイスを設計するハードウェア設計者を対象として、高速メモリ I/O デザインの基本概念について説明し、ザイリンクス 7 シリーズ FPGA を使用したインプリメンテーションとデバックについて解説します。
さらに、高速メモリ インターフェイス デザインのインプリメンテーションおよびデバッグをサポートするツールについても説明します。
コースの内容は、具体的には DDR2 および DDR3 を対象として説明されています。必要に応じて RLDRAMII、LPDDR、および QDRII+ についても説明しています。コースには演習も含まれ、Kintex™-7 FPGA KC705 ボードで DDR3 を使用して学習内容を実践します。
[このコースで学べること]
| コース名 | 高速メモリインターフェイスデザイン |
|---|---|
| ソフトウェアツール | Vivado Design Suite 2015.1 |
| ハードウェアツール | Kintex-7 FPGA KC705 ボード |
| トレーニング期間 | 1日間 |
| 受講料 | 1名様 4TC or 53,900円(税込) |
| 受講対象者 | FPGA 設計者およびロジック設計者 |
| 受講要件 | ・VHDL または Verilog での設計経験 ・ロジック デザインについての知識 : ステート マシン、同期デザイン ・次の知識/経験を持っていることが望ましい FPGA アーキテクチャの基礎知識 ザイリンクス インプリメンテーション ツールの使用経験 I/O に関する知識 高速 I/O 規格に関する知識 |
| コース内容 | ・7 シリーズ FPGA 概要 ・7 シリーズ メモリ インターフェイス リソース ・メモリ コントローラーの詳細および信号 ・MIG デザインの生成 ・演習 1:MIG コアの生成 ・MIG デザインのシミュレーション ・演習 2: MIG デザインのシミュレーション ・MIG デザインのインプリメンテーション ・演習 3 : MIG デザインのインプリメンテーション ・メモリ インターフェイスのテストおよびデバッグ ・演習 4 : MIG デザインのデバッグ ・メモリ インターフェイスのボード レベル デザイン(オプション) ・Apendix : メモリ デバイスの概要 |