タイミングクロージャテクニックPart2

カテゴリCourseへのリンク日程会場、受講料状況category開催月締切時間Flag
Vivado.pngPCI Express デザイン随時オンデマンド
TC：12TC
現金：¥132,000		3高速インターフェイスコース2024年6月2024093017001
lang.pngDesigning with SystemVerilog11月5日(火)-6日(水)
申込締切日：10/24
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		開催中止HDL言語と検証2024年11月2024102417000
AdovancedMin2.pngEmbedded Heterogeneous Design11月7日(木)-8日(金)
申込締切日：10/28
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2024年11月2024102817000
Vivado.pngVivado Design Suite でのタイミング制約と解析11月7日(木)
申込締切日：10/28
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		開催中止FPGAとVivadoツール2024年11月2024102817000
Vivado.pngVivado Design Suite でのタイミング クロージャ11月8日(金)
申込締切日：10/29
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		1661FPGAとVivadoツール2024年11月2024102917001
AdovancedMin2.pngVersal adaptive SoC:アーキテクチャ11月11日(月)-12日(火)
申込締切日：10/30
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2024年11月2024103017000
AdovancedMin2.pngVersal adaptive SoC:デザインメソドロジー11月13日(水)-14日(木)
申込締切日：11/1
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2024年11月2024110117000
AdovancedMin2.pngVersal Adaptive SoC:ネットワーク オン チップ11月15日(金)
申込締切日：11/6
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		開催中止Versal Adaptive SoC2024年11月2024110617000
Vivado.pngIP インテグレーターツールによる設計11月19日(火)
申込締切日：11/8
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		1667FPGAとVivadoツール2024年11月2024110817001
Vivado.pngPCI Express デザイン11月19日(火)-20日(水)
申込締切日：11/8
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		開催中止FPGAとVivadoツール2024年11月2024110817000
eembe.pngVITISアクセラレーション開発11月21日(木)-22日(金)
申込締切日：11/12
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1669SoCとVitisツール2024年11月2024111217001
AdovancedMin2.pngVersal Adaptive SoC Workshop【講義と演習】11月25日(月)
申込締切日：11/14
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		1704Versal Adaptive SoC2024年11月2024111417001
AdovancedMin2.pngVersal Adaptive SoC Workshop【演習のみ】11月25日(月)
申込締切日：11/14
1330~18:00		新横浜(hdLab)
TC：4TC
現金：¥44,000		1705Versal Adaptive SoC2024年11月2024111417001
embe.pngKria KV260 入門11月26日(火)
申込締切日：11/15
13:00~18:00
日程を変更しました		新横浜(hdLab)
TC：8TC
(TCのみ)		満席MPSoC/SoM2024年11月2024111517001
embe.pngZynq UltraScale+ MPSoC ハードウェアデザイン11月26日(火)-27日(水)
申込締切日：11/15
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1670MPSoC/SoM2024年11月2024111517001
eembe.pngEmbedded Systems Software Design Basic11月27日(水)-28日(木)
申込締切日：11/18
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		開催中止SoCとVitisツール2024年11月2024111817000
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級11月28日(木)-29日(金)
申込締切日：11/19
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1673HDL言語と検証2024年11月2024111917001
eembe.pngEmbedded Systems Software Design OS11月29日(金)
申込締切日：11/20
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止SoCとVitisツール2024年11月2024112017000
embe.pngOS and Hypervisors in Adaptive SoCs12月3日(火)-4日(水)
申込締切日：11/22
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		1675MPSoC/SoM2024年12月2024112217001
embe.pngZynq UltraScale+ MPSoC Boot and Platform Management12月5日(木)-6日(金)
申込締切日：11/26
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		1676MPSoC/SoM2024年12月2024112617001
Vivado.pngVivado Design Suite でのFPGA設計導入12月9日(月)-10日(火)
申込締切日：11/28
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		1677FPGAとVivadoツール2024年12月2024112817001
lang.pngVerification with SystemVerilog12月10日(火)-11日(水)
申込締切日：11/29
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1678HDL言語と検証2024年12月2024112917001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編12月12日(木)
申込締切日：12/3
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		1679FPGAとVivadoツール2024年12月2024120317001
eembe.pngZynq SoC エンベデッドシステム開発12月12日(木)-13日(金)
申込締切日：12/3
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1674SoCとVitisツール2024年12月2024120317001
AdovancedMin2.pngVersal adaptive SoC: Quick Start12月12日(木)
申込締切日：12/3
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		1680Versal Adaptive SoC2024年12月2024120317001
eembe.pngMigrating to the Vitis Unified IDE12月13日(金)
申込締切日：12/4
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		1681SoCとVitisツール2024年12月2024120417001
Vivado.pngタイミングクロージャテクニックPart112月17日(火)
申込締切日：12/6
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		1682FPGAとVivadoツール2024年12月2024120617001
Vivado.pngタイミングクロージャテクニックPart212月18日(水)
申込締切日：12/9
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		1683FPGAとVivadoツール2024年12月2024120917001
eembe.pngVitisAIプラットフォーム12月19日(木)-20日(金)
申込締切日：12/10
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1684SoCとVitisツール2024年12月2024121017001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級12月23日(月)-24日(火)
申込締切日：12/12
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1686HDL言語と検証2024年12月2024121217001
AdovancedMin2.pngVersal Adaptive SoC Workshop【講義と演習】12月23日(月)
申込締切日：12/12
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		1706Versal Adaptive SoC2024年12月2024121217001
AdovancedMin2.pngVersal Adaptive SoC Workshop【演習のみ】12月23日(月)
申込締切日：12/12
13:30~18:00		新横浜(hdLab)
TC：4TC
現金：¥44,000		1707Versal Adaptive SoC2024年12月2024121217001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン12月24日(火)-25日(水)
申込締切日：12/13
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		1685SoCとVitisツール2024年12月202412131700
Vivado.pngVivado Design Suite でのFPGA設計導入1月9日(木)-10日(金)
申込締切日：12/24
10:00~17:30		オンライン
TC：8TC
現金：¥107,800		1688FPGAとVivadoツール2025年1月2024122417001
AdovancedMin2.pngVersal AI Engine: Quick Start1月10日(金)
申込締切日：12/25
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		1689Versal Adaptive SoC2025年1月2024122517001
eembe.pngZynq SoC システムアーキテクチャ1月16日(木)-17日(金)
申込締切日：1/6
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1690SoCとVitisツール2025年1月2025010617001
AdovancedMin2.pngVersal AI Engine 1: アーキテクチャとデザインフロー1月16日(木)-17日(金)
申込締切日：1/6
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1691Versal Adaptive SoC2025年1月2025010617001
eembe.pngARTYを使用したMicroBlaze開発入門1月21日(火)
申込締切日：1/9
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		1692SoCとVitisツール2025年1月2025010917001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1月21日(火)-22日(水)
申込締切日：1/9
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1693HDL言語と検証2025年1月2025010917001
AdovancedMin2.pngVersal Adaptive SoC Workshop【講義と演習】1月22日(水)
申込締切日：1/10
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		1708Versal Adaptive SoC2025年1月2025011017001
AdovancedMin2.pngVersal Adaptive SoC Workshop【演習のみ】1月22日(水)
申込締切日：1/10
13:30~18:00		新横浜(hdLab)
TC：4TC
現金：¥44,000		1709Versal Adaptive SoC2025年1月2025011017001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門1月23日(木)
申込締切日：1/14
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		1694FPGAとVivadoツール2025年1月2025011417001
eembe.pngVitis HLSを使った高位合成1月23日(木)-24日(金)
申込締切日：1/14
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1695SoCとVitisツール2025年1月2025011417001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション1月24日(金)
申込締切日：1/15
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		1696FPGAとVivadoツール2025年1月2025011517001
AdovancedMin2.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング1月28日(火)-29日(水)
申込締切日：1/17
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1697Versal Adaptive SoC2025年1月2025011717001
embe.pngKria KV260 入門1月29日(水)
申込締切日：1/20
13:00~18:00		新横浜(hdLab)
TC：8TC (TCのみ)		1698MPSoC/SoM2025年1月2025012017001
Vivado.pngVivado Design Suite でのUltraFast設計手法1月29日(水)
申込締切日：1/20
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		1699FPGAとVivadoツール2025年1月2025012017001
Vivado.pngVivado Design Suite でのインプリメント手法1月30日(木)
申込締切日：1/21
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		1700FPGAとVivadoツール2025年1月2025012117001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ1月30日(木)-31日(金)
申込締切日：1/21
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1701MPSoC/SoM2025年1月2025012117001
lang.pngFPGA向けRTL設計スタイルガイドセミナー1月30日(木)-31日(金)
申込締切日：1/21
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		1702HDL言語と検証2025年1月2025012117001

UltraFast デザイン メソドロジーのタイミング クロージャ技術を適用し、デザインでタイミング クロージャを
実現する方法を学びます。

このコースでは次の点に重点を置きます。
Part1
・初期デザイン チェックを適用し、デザインのタイミング サマリーとメソドロジーレポートをレビューする
・ベースラインを使用してデザインがタイミング目標を満たしていることを検証し、ベースライン プロセスで
説明されているガイドラインを適用する
・セットアップおよびホールド違反の特定と解決
・デザインにおけるロジック遅延、ネット遅延、混雑の削減
Part2
・クロックスキューとクロックの不確実性の改善
・Pblock ベースおよびスーパー ロジック領域 (SLR) ベースの解析を実行して課題を特定し、タイミング クロージャを改善する
・QoR スコアを改善するために、さまざまな段階で結果の品質 (QoR) 評価を実行する
・インテリジェント デザイン ラン (IDR) を実装して、複雑なデザインの解析とタイミング クロージャを自動化する

【ご注意下さい】

　このコースはPart1およびPart2に分割してご提供します。
内容は詳細ページを確認してください。
全体を学びたい方はPart1+Part2を受講して下さい。
時間の無い方はPart1から受講し、余裕が出来たらPart2を受講して下さい。
Part2からの受講はお勧めしません。
コース名タイミングクロージャテクニックPart2
ソフトウェアツールVivado ML Edition 2021.2
ハードウェアArchitecture: UltraScale™ FPGAs and Versal® ACAPs
トレーニング期間1日間
受講料1名様　6TC or66,000円(税込)
受講対象者ソフトウェアおよびハードウェアの開発者、システム アーキテクト、および UltraFast 設計手法のタイミング クロージャ技術について学びたい方
受講要件 FPGA および SoC アーキテクチャと HDL コーディング技術の基礎知識
Vivado® の基本知識
コース内容Design Analysis and Optimization (Continue)
§ クロックスキューの改善
　クロック スキューを改善するためにさまざまなテクニックを
　適用する方法について説明します。 {講義}
§ クロックの不確実性の改善
　並列 BUFGCE_DIV クロック バッファーの使用、MMCM または
　PLL 設定の変更、同期クロック ドメイン クロッシング (CDC) パスの
　制限など、クロックの不確実性を改善するためのさまざまなフローを
　確認します。 {講義、演習}

Clock Domain Crossing (CDC)
§ クロック ドメイン クロッシング (CDC) と同期回路
　クロック ドメイン クロッシング (CDC) とは何か、および同期回路が
　必要なシナリオについて説明します。 {講義、演習}

Report QoR
§ QoR レポートの概要
　結果の品質 (QoR) とは何か、および Vivado IDE によって生成された
　QoR レポートを分析する方法について説明します。 {講義、演習}

Design Runs
§ インテリジェントなデザイン実行 (IDR)
　インテリジェント デザイン ラン (IDR) が導入されました。
　これは、タイミングを閉じるために複雑なフローを使用する特別な
　タイプのインプリメンテーション実行です。 {講義、演習}