Versal AI Engine 1: アーキテクチャとデザインフロー

カテゴリ画像Courseへのリンク日程会場状況category開催月締切時間Flag
AdovancedMin2.pngVersal ACAP: ネットワーク オン チップ9/1(金)
申込締切日：8/23
10:00~18:00		オンライン開催中止アドバンスドコース2023年9月2023082317000
embe.pngZynq SoC エンベデッドシステムソフトウェア開発9/5(火)~9/6(水)
申込締切日：8/25
10:00~18:00		オンライン1463エンベデッドコース2023年9月2023082517001
Vivado.pngタイミングクロージャテクニックPart19/5(火)
申込締切日：8/25
10:00~17:30		オンライン開催中止FPGAデバイス&ツールコース2023年9月2023082517000
Vivado.pngタイミングクロージャテクニックPart29/6(水)
申込締切日：8/28
10:00~17:30		オンライン開催中止FPGAデバイス&ツールコース2023年9月2023082817000
Vivado.pngVivado Design Suite でのFPGA設計導入9/12(火)~9/13(水)
申込締切日：9/1
10:00~17:30		オンライン1466FPGAデバイス&ツールコース2023年9月2023090117001
AdovancedMin2.pngVersal AI Engine 1: アーキテクチャとデザインフロー9/12(火)~9/13(水)
申込締切日：9/1
10:00~18:00		オンライン1467アドバンスドコース2023年9月2023090117001
AdovancedMin2.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフプログラミング9/14(木)~9/15(金)
申込締切日：9/5
10:00~18:00		オンライン1468アドバンスドコース2023年9月2023090517001
embe.pngVITISでのエンベデッドシステムソフトウェア開発9/14(木)~9/15(金)
申込締切日：9/5
10:00~18:00		新横浜(hdLab)1469エンベデッドコース2023年9月2023090517001
AdovancedMin2.pngVersal AI Engine 3: Kernel Programming and Optimization9/19(火)~9/20(水)
申込締切日：9/7
10:00~18:00		オンライン1470アドバンスドコース2023年9月2023090717001
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック9/19(火)~9/20(水)
申込締切日：9/7
10:00~17:30		新横浜(hdLab)1471FPGAデバイス&ツールコース2023年9月2023090717001
AdovancedMin2.pngVitis Model Composer9/21(木)~9/22(金)
申込締切日：9/11
10:00~18:00		新横浜(hdLab)1472アドバンスドコース2023年9月2023091117001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級9/21(木)~9/22(金)
申込締切日：9/11
10:00~18:00		オンライン1473FPGAデバイス&ツールコース2023年9月2023091117001
AdovancedMin2.pngZynq UltraScale+ MPSoC ソフトウェアデザイン9/26(火)~9/27(水)
申込締切日：9/14
10:00~18:00		オンライン1474アドバンスドコース2023年9月2023091417001
AdovancedMin2.pngVitisAIプラットフォーム9/28(木)~9/29(金)
申込締切日：9/19
10:00~18:00		オンライン開催中止アドバンスドコース2023年9月2023091917000
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門10/2(月)
申込締切日：9/21
10:00~17:30		新横浜(hdLab)1477FPGAデバイス&ツールコース2023年10月2023092117001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション10/3(火)
申込締切日：9/22
10:00~17:30		新横浜(hdLab)開催中止FPGAデバイス&ツールコース2023年10月2023092217000
embe.pngARTYを使用したMicroBlaze開発入門10/5(木)
申込締切日：9/26
10:00~17:30		新横浜(hdLab)開催中止エンベデッドコース2023年10月2023092617000
Vivado.pngVivado Design Suite でのUltraFast設計手法10/10(火)
申込締切日：9/28
10:00~17:30		オンライン開催中止FPGAデバイス&ツールコース2023年10月2023092817000
Vivado.pngVivado Design Suite でのインプリメント手法10/12(木)
申込締切日：10/2
10:00~17:30		オンライン開催中止FPGAデバイス&ツールコース2023年10月2023100217000
AdovancedMin2.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ10/12(木)~10/13(金)
申込締切日：10/2
10:00~18:00		オンライン1482アドバンスドコース2023年10月2023100217001
embe.pngZynq SoC システムアーキテクチャ10/17(火)~10/18(水)
申込締切日：10/5
10:00~18:00		オンライン1483エンベデッドコース2023年10月2023100517001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー10/17(火)~10/18(水)
申込締切日：10/5
10:00~18:00		新横浜(hdLab)1484FPGAデバイス&ツールコース2023年10月2023100517001
DSP.pngVitis HLSを使った高位合成10/19(木)~10/20(金)
申込締切日：10/10
10:00~18:00		オンライン1485DSPコース2023年10月2023101017001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級10/19(木)~10/20(金)
申込締切日：10/10
10:00~18:00		オンライン1486FPGAデバイス&ツールコース2023年10月2023101017001
Vivado.pngVivado Design Suite でのFPGA設計導入10/23(月)~10/24(火)
申込締切日：10/12
10:00~17:30		オンライン1487FPGAデバイス&ツールコース2023年10月2023101217001
embe.pngZynq SoC エンベデッドシステム開発11/1(水)~11/2(木)
申込締切日：10/23
10:00~18:00		オンライン1490エンベデッドコース2023年11月2023102317001
Vivado.pngVivado Design Suite ツールフロー11/2(木)
申込締切日：10/24
10:00~17:30		オンライン1491FPGAデバイス&ツールコース2023年11月2023102417001
Vivado.pngIP インテグレーターツールによる設計11/7(火)
申込締切日：10/26
10:00~17:30		オンライン1492FPGAデバイス&ツールコース2023年11月2023102617001
AdovancedMin2.pngZynq UltraScale+ MPSoC ハードウェアデザイン11/8(水)
申込締切日：10/27
10:00~18:00		オンライン1493アドバンスドコース2023年11月2023102717001
AdovancedMin2.pngVITISアクセラレーション開発11/9(木)~11/10(金)
申込締切日：10/30
10:00~18:00		オンライン1494アドバンスドコース2023年11月2023103017001
Vivado.pngVivado Design Suite でのタイミング制約と解析11/9(木)
申込締切日：10/30
10:00~17:30		オンライン1495FPGAデバイス&ツールコース2023年11月2023103017001
Vivado.pngVivado Design Suite でのタイミング クロージャ11/10(金)
申込締切日：10/31
10:00~17:30		オンライン1496FPGAデバイス&ツールコース2023年11月2023103117001
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック11/14(火)~11/15(水)
申込締切日：11/2
10:00~17:30		新横浜(hdLab)1497FPGAデバイス&ツールコース2023年11月2023110217001
AdovancedMin2.pngVersal ACAP: アーキテクチャとメソドロジー１11/14(火)~11/15(水)
申込締切日：11/2
10:00~18:00		オンライン1498アドバンスドコース2023年11月2023110217001
AdovancedMin2.pngVersal ACAP: アーキテクチャとメソドロジー２11/16(木)
申込締切日：11/7
10:00~18:00		オンライン1499アドバンスドコース2023年11月2023110717001
AdovancedMin2.pngVersal ACAP: ネットワーク オン チップ11/17(金)
申込締切日：11/8
10:00~18:00		オンライン1500アドバンスドコース2023年11月2023110817001
CONN.pngPCI Express デザイン11/21(火)~11/22(水)
申込締切日：11/10
10:00~17:30		オンライン1501高速インターフェイスコース2023年11月2023111017001
AdovancedMin2.pngKria KV260 Vision AI 11/21(火)~11/22(水)
申込締切日：11/10
10:00~18:00		オンライン1502アドバンスドコース2023年11月2023111017001
AdovancedMin2.pngKria KV260 入門11/28(火)
申込締切日：11/15
13:00~18:00		新横浜(hdLab)1503アドバンスドコース2023年11月2023111517001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級11/28(火)~11/29(水)
申込締切日：11/15
10:00~18:00		オンライン1504FPGAデバイス&ツールコース2023年11月2023111517001
Vivado.pngVivado Design Suite でのFPGA設計導入11/30(木)~12/1(金)
申込締切日：11/17
10:00~17:30		新横浜(hdLab)1506FPGAデバイス&ツールコース2023年11月2023111717001
Vivado.pngタイミングクロージャテクニックPart112/5(火)
申込締切日：11/22
10:00~17:30		オンライン1507FPGAデバイス&ツールコース2023年12月2023112217001
Vivado.pngタイミングクロージャテクニックPart212/6(水)
申込締切日：11/27
10:00~17:30		オンライン1508FPGAデバイス&ツールコース2023年12月2023112717001
AdovancedMin2.pngVitisAIプラットフォーム12/7(木)~12/8(金)
申込締切日：11/28
10:00~18:00		新横浜(hdLab)1509アドバンスドコース2023年12月2023112817001
embe.pngVITISでのエンベデッドシステムソフトウェア開発12/12(火)~12/13(水)
申込締切日：12/1
10:00~18:00		新横浜(hdLab)1510エンベデッドコース2023年12月2023120117001
AdovancedMin2.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション12/12(火)~12/13(水)
申込締切日：12/1
10:00~18:00		オンライン1511アドバンスドコース2023年12月2023120117001
AdovancedMin2.pngZynq UltraScale+ MPSoC ソフトウェアデザイン12/18(月)~12/19(火)
申込締切日：12/7
10:00~18:00		新横浜(hdLab)1512アドバンスドコース2023年12月2023120717001
Vivado.pngVivado Design Suite でのUltraFast設計手法12/21(木)
申込締切日：12/12
10:00~17:30		オンライン1513FPGAデバイス&ツールコース2023年12月2023121217001
Vivado.pngVivado Design Suite でのインプリメント手法12/22(金)
申込締切日：12/13
10:00~17:30		オンライン1514FPGAデバイス&ツールコース2023年12月2023121317001

このコースでは、Versal™AIエンジンのアーキテクチャ、AIエンジンのプログラミング方法（データフローグラフを使用した単一カーネルプログラミングと複数カーネルプログラミング）、PLエンジンとAIエンジン間のデータ通信、およびさまざまなデバッガ機能を使用したカーネルプログラムの分析方法について説明します。
このコースの重点項目は次のとおりです。

▪AIエンジンアーキテクチャの説明
▪Vitis™統合ソフトウェアプラットフォームを使用した単一のAIエンジンカーネルの設計
▪VitisIDEでデータフローグラフを使用して複数のAIカーネルを設計する
▪AIエンジン間、メモリとDMAを介したAIエンジン間、およびAIエンジン間でプログラマブルロジック（PL）へのデータ移動を確認する
▪カーネルパフォーマンスの分析とデバッグ

【ご注意下さい】

このコースの説明は日本語で行いますが、テキストは英語となります。

コース名Versal AI Engine 1: アーキテクチャとデザインフロー
ソフトウェアツールVitis unified software platform 2022.2
トレーニング期間2日間
受講料1名様　12TC or 132,000円(税込)
受講対象者ハードウエアエンジニア、ソフトウエアエンジニア、システムアーキテクトおよびVersal AI Engineのアーキテクチャを学びたい方
受講要件・C/C++言語に精通
・VitisHLS IDEの開発フローの理解
・Vivado Design Suiteのようるハードウエア開発フロー
・UltraScale/UltraScale+ FPGAやZynq Ultrascal+MPSoCの基礎知識を有する
コース内容1.Overview of the Versal ACAP Architecture {Lecture}
2.Introduction to the Versal AI Engine Architecture {Lecture}
3.Versal AI Engine Memory and Data Movement {Lecture}
4.Versal ACAP Tool Flow {Lecture, Lab}
5.Versal ACAP: Application Partitioning 1 {Lecture}
6.Data Types: Scalar and Vector Data Types {Lecture}
7.AI Engine APIs {Lecture}
8.Vitis Analyzer {Lecture}
9.Window and Streaming Data APIs {Lecture)
10.The Programming Model: Single Kernel {Lecture, Lab}
11.The Programming Model: Single Kernel Using Vector Data Types {Lab}
12.The Programming Model: Introduction to the Adaptive Data Flow (ADF) Graph {Lecture}
13.The Programming Model: Multiple Kernels Using Graphs {Lecture, Lab}
14.Designing and Vectorizing an AI Engine with System View Visual System Integrator
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