Versal Adaptive SoC:アーキテクチャ

カテゴリCourseへのリンク日程会場、受講料状況category開催月締切時間Flag
embe.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション随時オンデマンド
TC:12TC
現金:¥132,000
1MPSoC/SoMオンデマンド2035103117001
embe.pngZynq UltraScale+ MPSoC システムアーキテクチャ随時オンデマンド
TC:12TC
現金:¥132,000
2MPSoC/SoMオンデマンド2035103117001
Vivado.pngPCI Express デザイン随時オンデマンド
TC:12TC
現金:¥132,000
3FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start随時オンデマンド
TC:6TC
現金:¥66,000
4Versal Adaptive SoCオンデマンド2035103117001
lang.pngVerification with SystemVerilog随時オンデマンド
TC:8TC
現金:¥107,800
受付停止HDL言語と検証オンデマンド2035103117001
lang.pngDesigning with SystemVerilog随時オンデマンド
TC:8TC
現金:¥107,800
受付停止HDL言語と検証オンデマンド2035103117001
eembe.pngVitis HLSを使った高位合成随時オンデマンド
TC:12TC
現金:¥132,000
7SoCとVitisツールオンデマンド2035103117001
embe.pngKria KV260 Vision AI 随時オンデマンド
TC:12TC
現金:¥132,000
8MPSoC/SoMオンデマンド2035103117001
Vivado.pngVivado Design Suite でのFPGA設計導入随時オンデマンド
TC:8TC
現金:¥107,800
9FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start3月4日(火)
申込締切日:2/20
10:00~18:00
オンライン
TC:6TC
現金:¥66,000
1725Versal Adaptive SoC2025年3月2025022017001
eembe.pngEmbedded Systems Software Design Basic3月4日(火)-5日(水)
申込締切日:2/20
10:00~18:00
新横浜(hdLab)
TC:12TC
現金:¥132,000
開催中止SoCとVitisツール2025年3月2025022017000
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン3月5日(水)-6日(木)
申込締切日:2/21
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
開催中止SoCとVitisツール2025年3月2025022117000
eembe.pngEmbedded Systems Software Design OS3月6日(木)
申込締切日:2/25
10:00~18:00
新横浜(hdLab)
TC:6TC
現金:¥66,000
開催中止SoCとVitisツール2025年3月2025022517000
eembe.pngMigrating to the Vitis Unified IDE3月7日(金)
申込締切日:2/26
10:00~18:00
新横浜(hdLab)
TC:6TC
現金:¥66,000
1729SoCとVitisツール2025年3月2025022617001
embe.pngOS and Hypervisors in Adaptive SoCs3月11日(火)-12日(水)
新横浜(hdLab)
TC:12TC
現金:¥132,000
開催中止MPSoC/SoM2025年3月2025022817000
embe.pngZynq UltraScale+ MPSoC Boot and Platform Management3月13日(木)-14日(金)
申込締切日:3/4
10:00~18:00
新横浜(hdLab)
TC:12TC
現金:¥132,000
開催中止MPSoC/SoM2025年3月2025030417000
Vivado.pngタイミングクロージャテクニックPart13月13日(木)
申込締切日:3/4
10:00~17:30
オンライン
TC:6TC
現金:¥66,000
1732FPGAとVivadoツール2025年3月2025030417001
Vivado.pngタイミングクロージャテクニックPart23月14日(金)
申込締切日:3/5
10:00~17:30
オンライン
TC:6TC
現金:¥66,000
1733FPGAとVivadoツール2025年3月2025030517001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編3月18日(火)
申込締切日:3/7
10:00~17:30
新横浜(hdLab)
TC:4TC
現金:¥53,900
満席FPGAとVivadoツール2025年3月2025030717001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級3月18日(火)-19日(水)
申込締切日:3/7
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
1735HDL言語と検証2025年3月2025030717001
lang.pngVerification with SystemVerilog3月18日(火)-19日(水)
申込締切日:3/7
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
1736HDL言語と検証2025年3月2025030717001
embe.pngKria KV260 入門3月19日(水)
申込締切日:3/10
13:00~18:00
新横浜(hdLab)
TC:8TC (TCのみ)
満席MPSoC/SoM2025年3月2025031017001
Vivado.pngVivado Design Suite でのFPGA設計導入3月24日(月)-25日(火)
申込締切日:3/12
10:00~17:30
新横浜(hdLab)
TC:8TC
現金:¥107,800
1738FPGAとVivadoツール2025年3月2025031217001
embe.pngEmbedded Heterogeneous Design3月25日(火)-26日(水)
申込締切日:3/13
10:00~18:00
オンライン
TC:12TC
現金:¥132,000
開催中止MPSoC/SoM2025年3月2025031317000
eembe.pngVitisAIプラットフォーム3月27日(木)-28日(金)
オンライン
TC:12TC
現金:¥132,000
開催中止SoCとVitisツール2025年3月2025031717000
Vivado.pngVivado Design Suite でのFPGA設計導入4月3日(木)-4日(金)
申込締切日:3/25
10:00~17:30
オンライン
TC:8TC
現金:¥107,800
開催中止FPGAとVivadoツール2025年4月2025032517000
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門4月8日(火)
申込締切日:3/28
10:00~17:30
新横浜(hdLab)
TC:4TC
現金:¥53,900
開催中止FPGAとVivadoツール2025年4月2025032817000
eembe.pngARTYを使用したMicroBlaze開発入門4月9日(水)
申込締切日:3/31
10:00~17:30
新横浜(hdLab)
TC:4TC
現金:¥53,900
2013SoCとVitisツール2025年4月2025033117001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級4月9日(水)-10日(木)
申込締切日:3/31
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
2014HDL言語と検証2025年4月2025033117001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション4月10日(木)
申込締切日:4/1
10:00~17:30
新横浜(hdLab)
TC:4TC
現金:¥53,900
2015FPGAとVivadoツール2025年4月2025040117001
eembe.pngVitis HLSを使った高位合成4月15日(火)-16日(水)
申込締切日:4/4
10:00~18:00
オンライン
TC:12TC
現金:¥132,000
2016SoCとVitisツール2025年4月2025040417001
eembe.pngZynq SoC システムアーキテクチャ4月17日(木)-18日(金)
申込締切日:4/8
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
2017SoCとVitisツール2025年4月2025040817001
Vivado.pngVivado Design Suite でのUltraFast設計手法4月22日(火)
申込締切日:4/11
10:00~17:30
オンライン
TC:4TC
現金:¥53,900
2018FPGAとVivadoツール2025年4月2025041117001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン4月22日(火)-23日(水)
申込締切日:4/11
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
2022SoCとVitisツール2025年4月2025041117001
Vivado.pngVivado Design Suite でのインプリメント手法4月24日(木)
申込締切日:4/15
10:00~17:30
オンライン
TC:4TC
現金:¥53,900
2019FPGAとVivadoツール2025年4月2025041517001
embe.pngZynq UltraScale+ MPSoC システムアーキテクチャ4月24日(木)-25日(金)
申込締切日:4/15
10:00~18:00
オンライン
TC:12TC
現金:¥132,000
2020MPSoC/SoM2025年4月2025041517001
lang.pngFPGA向けRTL設計スタイルガイドセミナー4月24日(木)-25日(金)
申込締切日:4/15
10:00~18:00
新横浜(hdLab)
TC:8TC
現金:¥107,800
2021HDL言語と検証2025年4月2025041517001
eembe.pngソフト&ハード設計実装セミナー5月13日(火)
申込締切日:4/30
10:00~17:00
新横浜(hdLab)
TC:6TC
現金:¥66,000
2023SoCとVitisツール2025年5月2025043017001
AdovancedMin2.pngEmbedded Heterogeneous Design5月13日(火)-14日(水)
申込締切日:4/30
10:00~18:00
オンライン
TC:12TC
現金:¥132,000
2024Versal Adaptive SoC2025年5月2025043017001
embe.pngKria KV260 入門5月20日(火)
申込締切日:5/9
13:00~18:00
新横浜(hdLab)
TC:8TC (TCのみ)
2025MPSoC/SoM2025年5月2025050917001
embe.pngZynq UltraScale+ MPSoC ハードウェアデザイン5月20日(火)-21日(水)
申込締切日:5/9
10:00~18:00
オンライン
TC:12TC
現金:¥132,000
2026MPSoC/SoM2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング制約と解析5月20日(火)
申込締切日:5/9
10:00~17:30
オンライン
TC:4TC
現金:¥53,900
2027FPGAとVivadoツール2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング クロージャ5月22日(木)
申込締切日:5/13
10:00~17:30
オンライン
TC:4TC
現金:¥53,900
2028FPGAとVivadoツール2025年5月2025051317001
Vivado.pngPCI Express デザイン5月22日(木)-23日(金)
申込締切日:5/13
10:00~17:30
オンライン
TC:12TC
現金:¥132,000
2029FPGAとVivadoツール2025年5月2025051317001
embe.pngKria KV260 Vision AI 5月27日(火)-28日(水)
申込締切日:5/16
10:00~18:00
オンライン
TC:12TC
現金:¥132,000
2031MPSoC/SoM2025年5月2025051617001
eembe.pngZynq SoC エンベデッドシステム開発5月29日(木)-30日(金)
申込締切日:5/20
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
2032SoCとVitisツール2025年5月2025052017001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5月29日(木)-30日(金)
申込締切日:5/20
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
2033HDL言語と検証2025年5月2025052017001
eembe.pngMigrating to the Vitis Unified IDE6月3日(火)
申込締切日:5/23
10:00~18:00
新横浜(hdLab)
TC:6TC
現金:¥66,000
2035SoCとVitisツール2025年6月2025052317001
eembe.pngEmbedded Systems Software Design Basic6月4日(水)-5日(木)
申込締切日:5/26
10:00~18:00
新横浜(hdLab)
TC:12TC
現金:¥132,000
2036SoCとVitisツール2025年6月2025052617001
eembe.pngEmbedded Systems Software Design OS6月6日(金)
申込締切日:5/28
10:00~18:00
新横浜(hdLab)
TC:6TC
現金:¥66,000
2037SoCとVitisツール2025年6月2025052817001
Vivado.pngデザイン クロージャ テクニック デザイン&パワー6月5日(木)
申込締切日:5/27
10:00~18:00
オンライン
TC:6TC
現金:¥66,000
2038FPGAとVivadoツール2025年6月2025052717001
Vivado.pngタイミングクロージャテクニックPart16月9日(月)
申込締切日:5/29
10:00~17:30
オンライン
TC:6TC
現金:¥66,000
2039FPGAとVivadoツール2025年6月2025052917001
Vivado.pngタイミングクロージャテクニックPart26月10日(火)
申込締切日:5/30
10:00~17:30
オンライン
TC:6TC
現金:¥66,000
2040FPGAとVivadoツール2025年6月2025053017001
eembe.pngVitis Model Composer6月10日(火)-11日(水)
申込締切日:5/30
10:00~18:00
新横浜(hdLab)
TC:12TC
現金:¥132,000
2041SoCとVitisツール2025年6月2025053017001
Vivado.pngIP インテグレーターツールによる設計6月11日(水)
申込締切日:6/2
10:00~17:30
オンライン
TC:6TC
現金:¥66,000
2042FPGAとVivadoツール2025年6月2025060217001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン6月12日(木)-13日(金)
申込締切日:6/3
10:00~18:00
新横浜(hdLab)
TC:8TC
現金:¥107,800
2043SoCとVitisツール2025年6月2025060317001
Vivado.pngVivado Design Suite でのFPGA設計導入6月19日(木)-20日(金)
申込締切日:6/10
10:00~17:30
新横浜(hdLab)
TC:8TC
現金:¥107,800
2044FPGAとVivadoツール2025年6月2025061017001
lang.pngVerification with SystemVerilog6月19日(木)-20日(金)
申込締切日:6/10
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
2045HDL言語と検証2025年6月2025061017001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編6月24日(火)
申込締切日:6/13
10:00~17:30
新横浜(hdLab)
TC:4TC
現金:¥53,900
2046FPGAとVivadoツール2025年6月2025061317001
AdovancedMin2.pngVersal adaptive SoC: Quick Start6月25日(水)
申込締切日:6/16
10:00~18:00
オンライン
TC:6TC
現金:¥66,000
2047Versal Adaptive SoC2025年6月2025061617001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級6月26日(木)-27日(金)
申込締切日:6/17
10:00~18:00
オンライン
TC:8TC
現金:¥107,800
2048HDL言語と検証2025年6月2025061717001
eembe.pngVitisAIプラットフォーム6月26日(木)-27日(金)
申込締切日:6/17
10:00~18:00
オンライン
TC:12TC
現金:¥132,000
2049SoCとVitisツール2025年6月2025061717001

本コースでは、Adaptable Engine、高速 I/O、クロッキング、Scalar Engine、Intelligent Engine、プログラマブル ネットワーク オン チップ (NoC) など、AMD Versal™ Adaptive SoC アーキテクチャのビルディング ブロックについて学びます。 また、最先端のメモリおよびインターフェイス テクノロジを使用して、あらゆるアプリケーションに強力な異種混合アクセラレーションを提供する方法についても学びます。
このコースの重点項目は次のとおりです。

▪ VersalアダプティブSoCのアーキテクチャの説明
▪ Versal アーキテクチャで利用可能なさまざまなエンジンと、それらのエンジンに含まれるリソースの説明
▪ ネットワークオンチップ(NoC)とAIエンジンのアーキテクチャの説明
▪ Versal アダプティブ SoC で利用可能なメモリ ソリューションとプログラミング インターフェイスの概要
▪ Versal アダプティブ SoC で利用可能な PCI Express® およびシリアル トランシーバー ソリューションの特定

【ご注意下さい】

このコースの説明は日本語で行いますが、テキストは英語となります。
従来の「Versal ACAP: アーキテクチャとメソドロジー1、2」は「アーキテクチャ」と「デザインメソドロジー」に分割されました。

コース名Versal Adaptive SoC:アーキテクチャ
ソフトウェアツール・Vivado ML Edition 2023.1
・Vitis unified software platform 2023.1
ハードウェア・Architecture: Versal adaptive SoC
・Demo board: Versal VCK190 Evaluation Platform
トレーニング期間2日間
受講料1名様 12TC or 132,000円(税込)
受講対象者ハードウエアエンジニア、ソフトウエアエンジニア、システムアーキテクト、DSPユーザー および Vesal Adaptive SoCデバイスの設計手法を学びたい方
受講要件・AMD FPGA およびアダプティブ SoC に関する基礎知識
・Vivado™ および Vitis™ ツールの基本的な知識
コース内容※テキストは全て英語です!
Day 1
・Introduction

Describes the need for Versal devices and offers an overview of the Versal portfolio. {Lecture}
・Architecture Overview
Provides a high-level overview of the Versal architecture, illustrating the various engines available in the Versal architecture. {Lecture}
・Design Tool Flow
Maps the various engines in the Versal architecture to the tools required and describes how to target them for final image assembly. {Lecture, Lab}
・Adaptable Engines (PL)
Describes the logic resources available in the Adaptable Engine. {Lecture}
・SelectIO Resources
Describes the I/O bank, SelectIO™ interface, and I/O delay features. {Lecture}
・Clocking Architecture
Discusses the clocking architecture, clock buffers, clock routing, clock management functions, and clock de-skew. {Lecture, Lab}
・Processing System
Reviews the ArmR CortexR-A72 processor APU and Cortex-R5 processor RPU that form the Scalar Engine. The platform management controller (PMC), processing system manager (PSM), I/O peripherals, and PS-PL interfaces are also covered. {Lecture}
・PMC and Boot and Configuration
Describes the platform management controller, platform loader and manager (PLM) software and boot and configuration. {Lecture, Lab}
・System Interrupts
Discusses the different system interrupts and interrupt controllers. {Lecture}
Day 2
・Timers, Counters, and RTC
Provides an overview of timers and counters, including the system counter, triple timer counter (TTC), watchdog timer, and real-time clock (RTC). {Lecture}
・DSP Engine
Describes the DSP58 slice and compares the DSP58 slice with the DSP48 slice. DSP58 modes are also covered in detail. {Lecture, Lab}
・AI Engine
Discusses the AI Engine array architecture, terminology, and AIE interfaces. {Lecture, Lab}
・NoC Introduction and Concepts
Covers the reasons to use the network on chip, its basic elements, and common terminology. {Lecture, Lab}
・Memory Solutions
Describes the available memory resources, such as block RAM, UltraRAM, LUTRAM, embedded memory, OCM, and DDR. The integrated memory controllers are also covered. {Lecture}
・Programming Interfaces
Reviews the various programming interfaces in the Versal device. {Lecture}
・PCI Express & CCIX
Provides an overview of the CCIX PCIe module and describes the PL and CPM PCIe blocks. {Lecture, Lab}
・Serial Transceivers
Describes the transceivers in the Versal device. {Lecture}
・System Migration
Compares the various functional blocks of the Versal devices to previous-generation devices. Describes the migration of designs from the UltraScale™ and UltraScale+™ architectures to the Versal architecture. {Lecture}