Versal Adaptive SoC:デザインメソドロジー

カテゴリ画像Courseへのリンク日程会場、受講料状況category開催月締切時間Flag
Vivado.pngVivado Design Suite でのタイミング制約と解析5月8日(水)
申込締切日：4/24
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		1575FPGAデバイス&ツールコース2024年5月2024042417001
Vivado.pngVivado Design Suite でのタイミング クロージャ5月9日(木)
申込締切日：4/25
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		1576FPGAデバイス&ツールコース2024年5月2024042517001
AdovancedMin2.pngVITISアクセラレーション開発5月14日(火)-15日(水)
申込締切日：5/1
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止アドバンスドコース2024年5月2024050117000
embe.pngZynq SoC エンベデッドシステム開発5月16日(木)-17日(金)
申込締切日：5/7
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1578エンベデッドコース2024年5月2024050717001
AdovancedMin2.pngZynq UltraScale+ MPSoC ハードウェアデザイン5月21日(火)
申込締切日：5/10
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		1579アドバンスドコース2024年5月2024051017001
AdovancedMin2.pngKria KV260 入門5月22日(水)
申込締切日：5/13
13:00~18:00		新横浜(hdLab)
TC：8TC
※TCのみ		1580アドバンスドコース2024年5月2024051317001
CONN.pngPCI Express デザイン5月23日(木)-24日(金)
申込締切日：5/14
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		1581高速インターフェイスコース2024年5月2024051417001
AdovancedMin2.pngKria KV260 Vision AI 5月28日(火)-29日(水)
申込締切日：5/17
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1582アドバンスドコース2024年5月2024051717001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5月30日(木)-31日(金)
申込締切日：5/21
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1583FPGAデバイス&ツールコース2024年5月2024052117001
embe.pngEmbedded Systems Software Design Basic6月5日(水)-6日(木)
申込締切日：5/27
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		1585エンベデッドコース2024年6月2024052717001
embe.pngEmbedded Systems Software Design OS6月7日(金)
申込締切日：5/29
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		1586エンベデッドコース2024年6月2024052917001
Vivado.pngタイミングクロージャテクニックPart16月6日(木)
申込締切日：5/28
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		1587FPGAデバイス&ツールコース2024年6月2024052817001
Vivado.pngタイミングクロージャテクニックPart26月7日(金)
申込締切日：5/29
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		1588FPGAデバイス&ツールコース2024年6月2024052917001
Vivado.pngIP インテグレーターツールによる設計6月11日(火)
申込締切日：5/31
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		1589FPGAデバイス&ツールコース2024年6月2024053117001
AdovancedMin2.pngOS and Hypervisors in Adaptive SoCs6月11日(火)-12日(水)
申込締切日：5/31
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		1590アドバンスドコース2024年6月202405311700
AdovancedMin2.pngZynq UltraScale+ MPSoC Boot and Platform Management6月13日(木)-14日(金)
申込締切日：6/4
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		1591アドバンスドコース2024年6月202406041700
embe.pngPetaLinuxツールを使用したエンベデッドデザイン6月18日(火)-19日(水)
申込締切日：6/7
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		1592エンベデッドコース2024年6月202406071700
Vivado.pngVivado Design Suite でのFPGA設計導入6月20日(木)-21日(金)
申込締切日：6/11
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		1593FPGAデバイス&ツールコース2024年6月202406111700
Vivado.pngVerification with SystemVerilog6月20日(木)-21日(金)
申込締切日：6/11
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1594FPGAデバイス&ツールコース2024年6月202406111700
embe.pngMigrating to the Vitis Unified IDE6月24日(月)
申込締切日：6/13
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		1599エンベデッドコース2024年6月2024061317001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編6月25日(火)
申込締切日：6/14
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		1595FPGAデバイス&ツールコース2024年6月202406141700
AdovancedMin2.pngVersal adaptive SoC: Quick Start6月26日(水)
申込締切日：6/17
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		1598アドバンスドコース2024年6月2024061717001
AdovancedMin2.pngVitisAIプラットフォーム6月27日(木)-28日(金)
申込締切日：6/18
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1596アドバンスドコース2024年6月202406181700
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級6月27日(木)-28日(金)
申込締切日：6/18
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1597FPGAデバイス&ツールコース2024年6月202406181700
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門7月2日(火)
申込締切日：6/21
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		1601FPGAデバイス&ツールコース2024年7月2024062117001
embe.pngARTYを使用したMicroBlaze開発入門7月3日(水)
申込締切日：6/24
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		1602エンベデッドコース2024年7月2024062417001
Vivado.pngVivado Design Suite でのUltraFast設計手法7月4日(木)
申込締切日：6/25
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		1603FPGAデバイス&ツールコース2024年7月2024062517001
Vivado.pngVivado Design Suite でのインプリメント手法7月5日(金)
申込締切日：6/26
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		1604FPGAデバイス&ツールコース2024年7月2024062617001
DSP.pngVitis HLSを使った高位合成7月9日(火)-10日(水)
申込締切日：6/28
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1605DSPコース2024年7月2024062817001
embe.pngZynq SoC システムアーキテクチャ7月11日(木)-12日(金)
申込締切日：7/2
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1606エンベデッドコース2024年7月2024070217001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション7月17日(水)
申込締切日：7/5
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		1607FPGAデバイス&ツールコース2024年7月2024070517001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級7月18日(木)-19日(金)
申込締切日：7/8
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1608FPGAデバイス&ツールコース2024年7月2024070817001
AdovancedMin2.pngKria KV260 入門7月19日(金)
申込締切日：7/9
13:00~18:00		新横浜(hdLab)
TC：8TC
（TCのみ）		1609アドバンスドコース2024年7月2024070917001
AdovancedMin2.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ7月23日(火)-24日(水)
申込締切日：7/11
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		1610アドバンスドコース2024年7月2024071117001
Vivado.pngFPGA向けRTL設計スタイルガイドセミナー7月25日(木)-26日(金)
申込締切日：7/16
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		1611FPGAデバイス&ツールコース2024年7月2024071617001
Vivado.pngVivado Design Suite でのFPGA設計導入7月30日(火)-31日(水)
申込締切日：7/19
10:00~17:30		オンライン
TC：8TC
現金：¥107,800		1612FPGAデバイス&ツールコース2024年7月2024071917001

Versal デバイスを対象とした設計をするには、さまざまな AMD Versal™ アダプティブ SoC 設計手法とテクニックを使用します。 また、アプリケーションのパーティショニング、デザインのクロージャ、電源および熱ソリューションを適用してデザインのパフォーマンスを向上させる方法も学びます。
このコースの重点項目は次のとおりです。

Versal デバイスの組み込みソフトウェア開発フローのデモンストレーション
▪ 提供された設計ツールと Versal アダプティブ SoC 設計手法を使用して、複雑なシステムを作成する
▪ 電力設計マネージャー (PDM) ツールを電力見積もりに活用する
▪ システムレベルのシミュレーションとデバッグの実行
▪ Versal アダプティブ SoC システムのパフォーマンスの向上
▪ Versal アダプティブ SoC 電源および熱ソリューションの特定

【ご注意下さい】

このコースの説明は日本語で行いますが、テキストは英語となります。
従来の「Versal ACAP: アーキテクチャとメソドロジー１、２」は「アーキテクチャ」と「デザインメソドロジー」に分割されました。

Versal Design Methodology Checklist (XTP751) TOPシート

コース名Versal Adaptive SoC:デザインメソドロジー
ソフトウェアツール・Vivado ML Edition 2023.1
・Vitis unified software platform 2023.1
・PetaLinux Tools 2023.1
ハードウェア・Architecture: Versal adaptive SoC
・Demo board: Versal VCK190 Evaluation Platform
トレーニング期間2日間
受講料1名様　12TC or 132,000円(税込)
受講対象者ハードウエアエンジニア、ソフトウエアエンジニア、システムアーキテクト、DSPユーザー および Vesal Adaptive SoCデバイスの設計手法を学びたい方
受講要件・AMD FPGA およびアダプティブ SoC に関する基礎知識
・Vivado™ および Vitis™ ツールの基本的な知識
コース内容※テキストは全て英語です！
Day 1
・Board System Design Methodology
Describes PCB, power, clocking, and I/O considerations when designing a system. {Lecture}
・Embedded Software Development
Describes the software development environments and embedded software development flows for Versal devices. Also introduces embedded software debugging. {Lecture, Lab}
・Software Build Flow
Provides an overview of the different build flows, such as the do-it-yourself, Yocto Project, and PetaLinux tool flows. {Lecture, Lab}
・Software Stack
Reviews the Versal device bare-metal, FreeRTOS, and Linux software stack and their components. {Lecture}
・Security Features
Describes the security features of the Versal devices. {Lecture}
・System and Solution Planning Methodology
Describes design partitioning, power, and thermal guidelines. Also reviews system debug, verification, and validation planning. {Lecture}
・Application Partitioning 1
Covers what application partitioning is and how the mapping of resources based on the models of computation can be performed. {Lecture}
・Power Design Manager
Discusses using the new Power Design Manager tool, including import and export functions. {Lecture, Lab}
Day 2
・Hardware, IP, and Platform Development Methodology
Describes the different Versal device design flows and covers the custom platform creation process using the Vivado IP integrator, RTL, HLS, and Vitis environment. {Lecture, Lab}
・System Integration and Validation Methodology
Describes different simulation flows as well as timing and power closure techniques. Also explains how to improve system performance. {Lecture}
・Configuration and Debugging
Describes the configuration and debug process for the Versal devices. Also covers the Versal device debug interfaces, such as the test access port (TAP) and debug access port (DAP) controller. {Lecture}
・Overview of HSDP
Describes the high-speed debug port (HSDP) in the Versal device. Also goes over the steps to use the SmartLynq+ module for high-speed debugging. {Lecture, Lab}
・Fabric Debug
Explains the fabric debug features available in the Versal devices and reviews the different debug IP cores supported for the Versal devices, such as the AXI Debug Hub, AXIS ILA, and AXIS VIO. {Lecture, Lab}
・System Simulation
Explains how to perform system-level simulation in a Versal device design. {Lecture, Lab}
・Power and Thermal Solutions
Discusses the power domains in the Versal adaptive SoC as well as power optimization and analysis techniques. Thermal design challenges are also covered. {Lecture}