Versal AI Engine 1: アーキテクチャとデザインフロー

カテゴリCourseへのリンク日程会場、受講料状況category開催月締切時間Flag
embe.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション随時オンデマンド
TC：12TC
現金：¥132,000		1MPSoC/SoMオンデマンド2035103117001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ随時オンデマンド
TC：12TC
現金：¥132,000		2MPSoC/SoMオンデマンド2035103117001
Vivado.pngPCI Express デザイン随時オンデマンド
TC：12TC
現金：¥132,000		3FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start随時オンデマンド
TC：6TC
現金：¥66,000		4Versal Adaptive SoCオンデマンド2035103117001
lang.pngVerification with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
lang.pngDesigning with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
eembe.pngVitis HLSを使った高位合成随時オンデマンド
TC：12TC
現金：¥132,000		7SoCとVitisツールオンデマンド2035103117001
embe.pngKria KV260 Vision AI 随時オンデマンド
TC：12TC
現金：¥132,000		8MPSoC/SoMオンデマンド2035103117001
Vivado.pngVivado Design Suite でのFPGA設計導入随時オンデマンド
TC：8TC
現金：¥107,800		9FPGAとVivadoツールオンデマンド2035103117001
eembe.pngソフト＆ハード設計実装セミナー5月13日(火)
申込締切日：4/30
10:00~17:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2023SoCとVitisツール2025年5月2025043017001
AdovancedMin2.pngEmbedded Heterogeneous Design5月13日(火)-14日(水)
申込締切日：4/30
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2025年5月2025043017000
embe.pngKria KV260 入門5月20日(火)
申込締切日：5/9
13:00~18:00		新横浜(hdLab)
TC：8TC (TCのみ)		満席MPSoC/SoM2025年5月2025050917001
embe.pngZynq UltraScale+ MPSoC ハードウェアデザイン5月20日(火)-21日(水)
申込締切日：5/9
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2026MPSoC/SoM2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング制約と解析5月20日(火)
申込締切日：5/9
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2027FPGAとVivadoツール2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング クロージャ5月22日(木)
申込締切日：5/13
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2028FPGAとVivadoツール2025年5月2025051317001
Vivado.pngPCI Express デザイン5月22日(木)-23日(金)
申込締切日：5/13
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		開催中止FPGAとVivadoツール2025年5月2025051317000
embe.pngKria KV260 Vision AI 5月27日(火)-28日(水)
申込締切日：5/16
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2031MPSoC/SoM2025年5月2025051617001
eembe.pngZynq SoC エンベデッドシステム開発5月29日(木)-30日(金)
申込締切日：5/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2032SoCとVitisツール2025年5月2025052017001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5月29日(木)-30日(金)
申込締切日：5/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2033HDL言語と検証2025年5月2025052017001
eembe.pngMigrating to the Vitis Unified IDE6月3日(火)
申込締切日：5/23
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2035SoCとVitisツール2025年6月2025052317001
eembe.pngEmbedded Systems Software Design Basic6月4日(水)-5日(木)
申込締切日：5/26
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2036SoCとVitisツール2025年6月2025052617001
eembe.pngEmbedded Systems Software Design OS6月6日(金)
申込締切日：5/28
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2037SoCとVitisツール2025年6月2025052817001
Vivado.pngデザイン クロージャ テクニック デザイン＆パワー6月5日(木)
申込締切日：5/27
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2038FPGAとVivadoツール2025年6月2025052717001
Vivado.pngタイミングクロージャテクニックPart16月9日(月)
申込締切日：5/29
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2039FPGAとVivadoツール2025年6月2025052917001
Vivado.pngタイミングクロージャテクニックPart26月10日(火)
申込締切日：5/30
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2040FPGAとVivadoツール2025年6月2025053017001
eembe.pngVitis Model Composer6月10日(火)-11日(水)
申込締切日：5/30
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2041SoCとVitisツール2025年6月2025053017001
Vivado.pngIP インテグレーターツールによる設計6月11日(水)
申込締切日：6/2
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2042FPGAとVivadoツール2025年6月2025060217001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン6月12日(木)-13日(金)
申込締切日：6/3
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2043SoCとVitisツール2025年6月2025060317001
Vivado.pngVivado Design Suite でのFPGA設計導入6月19日(木)-20日(金)
申込締切日：6/10
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		2044FPGAとVivadoツール2025年6月2025061017001
lang.pngVerification with SystemVerilog6月19日(木)-20日(金)
申込締切日：6/10
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2045HDL言語と検証2025年6月2025061017001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション6月23日(月)
申込締切日：6/12
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2050FPGAとVivadoツール2025年6月2025061217001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編6月24日(火)
申込締切日：6/13
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2046FPGAとVivadoツール2025年6月2025061317001
AdovancedMin2.pngVersal adaptive SoC: Quick Start6月25日(水)
申込締切日：6/16
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2047Versal Adaptive SoC2025年6月2025061617001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級6月26日(木)-27日(金)
申込締切日：6/17
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2048HDL言語と検証2025年6月2025061717001
eembe.pngVitisAIプラットフォーム6月26日(木)-27日(金)
申込締切日：6/17
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2049SoCとVitisツール2025年6月2025061717001
Vivado.pngVivado Design Suite でのUltraFast設計手法7月1日(火)
申込締切日：6/20
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2052FPGAとVivadoツール2025年7月2025062017001
Vivado.pngVivado Design Suite でのインプリメント手法7月3日(木)
申込締切日：6/24
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2054FPGAとVivadoツール2025年7月2025062417001
eembe.pngVitis HLSを使った高位合成7月8日(火)-9日(水)
申込締切日：6/27
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2056SoCとVitisツール2025年7月2025062717001
eembe.pngZynq SoC システムアーキテクチャ7月10日(木)-11日(金)
申込締切日：7/1
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2057SoCとVitisツール2025年7月2025070117001
embe.pngZynq UltraScale+ MPSoC Boot and Platform Management7月15日(火)-16日(水)
申込締切日：7/4
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2058MPSoC/SoM2025年7月2025070417001
embe.pngOS and Hypervisors in Adaptive SoCs7月17日(木)-18日(金)
申込締切日：7/8
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2059MPSoC/SoM2025年7月2025070817001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級7月17日(木)-18日(金)
申込締切日：7/8
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2060HDL言語と検証2025年7月2025070817001
lang.pngFPGA向けRTL設計スタイルガイドセミナー7月22日(火)-23日(水)
申込締切日：7/10
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2061HDL言語と検証2025年7月2025071017001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ7月23日(水)-24日(木)
申込締切日：7/11
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2062MPSoC/SoM2025年7月2025071117001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門7月24日(木)
申込締切日：7/14
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2063FPGAとVivadoツール2025年7月2025071417001
eembe.pngMigrating to the Vitis Unified IDE7月25日(金)
申込締切日：7/15
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2064SoCとVitisツール2025年7月2025071517001

このコースでは、Versal™AIエンジンのアーキテクチャ、AIエンジンのプログラミング方法（データフローグラフを使用した単一カーネルプログラミングと複数カーネルプログラミング）、PLエンジンとAIエンジン間のデータ通信、およびさまざまなデバッガ機能を使用したカーネルプログラムの分析方法について説明します。
このコースの重点項目は次のとおりです。

▪AIエンジンアーキテクチャの説明
▪Vitis™統合ソフトウェアプラットフォームを使用した単一のAIエンジンカーネルの設計
▪VitisIDEでデータフローグラフを使用して複数のAIカーネルを設計する
▪AIエンジン間、メモリとDMAを介したAIエンジン間、およびAIエンジン間でプログラマブルロジック（PL）へのデータ移動を確認する
▪カーネルパフォーマンスの分析とデバッグ

【ご注意下さい】

このコースの説明は日本語で行いますが、テキストは英語となります。

コース名Versal AI Engine 1: アーキテクチャとデザインフロー
ソフトウェアツールVitis unified software platform 2022.2
トレーニング期間2日間
受講料1名様　12TC or 132,000円(税込)
受講対象者ハードウエアエンジニア、ソフトウエアエンジニア、システムアーキテクトおよびVersal AI Engineのアーキテクチャを学びたい方
受講要件・C/C++言語に精通
・VitisHLS IDEの開発フローの理解
・Vivado Design Suiteのようるハードウエア開発フロー
・UltraScale/UltraScale+ FPGAやZynq Ultrascal+MPSoCの基礎知識を有する
コース内容1.Overview of the Versal ACAP Architecture {Lecture}
2.Introduction to the Versal AI Engine Architecture {Lecture}
3.Versal AI Engine Memory and Data Movement {Lecture}
4.Versal ACAP Tool Flow {Lecture, Lab}
5.Versal ACAP: Application Partitioning 1 {Lecture}
6.Data Types: Scalar and Vector Data Types {Lecture}
7.AI Engine APIs {Lecture}
8.Vitis Analyzer {Lecture}
9.Window and Streaming Data APIs {Lecture)
10.The Programming Model: Single Kernel {Lecture, Lab}
11.The Programming Model: Single Kernel Using Vector Data Types {Lab}
12.The Programming Model: Introduction to the Adaptive Data Flow (ADF) Graph {Lecture}
13.The Programming Model: Multiple Kernels Using Graphs {Lecture, Lab}
14.Designing and Vectorizing an AI Engine with System View Visual System Integrator
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