Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング
| カテゴリ | Courseへのリンク | 日程 | 会場、受講料 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| embe.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 1 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 2 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| Vivado.png | PCI Express デザイン | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 3 | FPGAとVivadoツール | オンデマンド | 203510311700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 随時 | オンデマンド TC：6TC 現金：¥66,000 | 4 | Versal Adaptive SoC | オンデマンド | 203510311700 | 1 |
| lang.png | Verification with SystemVerilog | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 受付停止 | HDL言語と検証 | オンデマンド | 203510311700 | 1 |
| lang.png | Designing with SystemVerilog | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 受付停止 | HDL言語と検証 | オンデマンド | 203510311700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 7 | SoCとVitisツール | オンデマンド | 203510311700 | 1 |
| embe.png | Kria KV260 Vision AI | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 8 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 9 | FPGAとVivadoツール | オンデマンド | 203510311700 | 1 |
| embe.png | Kria KV260 入門 | 8月1日(金) 申込締切日：7/23 13:00~18:00 | 新横浜(hdLab) TC：8TC 現金：TCのみ | 満席 | MPSoC/SoM | 2025年8月 | 202507231700 | 1 |
| eembe.png | ソフト＆ハード設計実装セミナー | 8月5日(火) 申込締切日：7/25 10:00~17:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | SoCとVitisツール | 2025年8月 | 202507251700 | 0 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 8月5日(火)-6日(水) 申込締切日：7/25 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 受付停止 | FPGAとVivadoツール | 2025年8月 | 202507251700 | 0 |
| embe.png | Zynq UltraScale+ MPSoCハードウェアデザイン | 8月5日(火)-6日(水) 申込締切日：7/25 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 受付停止 | MPSoC/SoM | 2025年8月 | 202507251700 | 0 |
| embe.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 8月7日(木)-8日(金) 申込締切日：7/29 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2025年8月 | 202507291700 | 0 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 8月7日(木) 申込締切日：7/29 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2072 | FPGAとVivadoツール | 2025年8月 | 202507291700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 8月8日(金) 申込締切日：7/30 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 開催中止 | FPGAとVivadoツール | 2025年8月 | 202507301700 | 0 |
| Vivado.png | IP インテグレーターツールによる設計 | 8月19日(火) 申込締切日：8/7 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2074 | FPGAとVivadoツール | 2025年8月 | 202508071700 | 1 |
| lang.png | Designing with SystemVerilog | 8月21日(木)-22日(金) 申込締切日：8/12 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2075 | HDL言語と検証 | 2025年8月 | 202508121700 | 1 |
| Vivado.png | PCI Express デザイン | 8月21日(木)-22日(金) 申込締切日：8/12 10:00~17:30 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | FPGAとVivadoツール | 2025年8月 | 202508121700 | 0 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 8月26日(火)-27日(水) 申込締切日：8/15 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2077 | SoCとVitisツール | 2025年8月 | 202508151700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 8月28日(木)-29日(金) 申込締切日：8/19 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2078 | HDL言語と検証 | 2025年8月 | 202508191700 | 1 |
| embe.png | Kria KV260 Vision AI | 8月28日(木)-29日(金) 申込締切日：8/19 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2025年8月 | 202508191700 | 0 |
| AdovancedMin2.png | Embedded Heterogeneous Design | 9月2日(火)-3日(水) 申込締切日：8/22 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | Versal Adaptive SoC | 2025年9月 | 202508221700 | 0 |
| eembe.png | ソフト＆ハード システム設計セミナー | 9月4日(木)-5日(金) 申込締切日：8/26 10:00~17:00 | 新横浜(hdLab) TC：16TC 現金：¥176,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202508261700 | 0 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 9月4日(木) 申込締切日：8/26 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2083 | Versal Adaptive SoC | 2025年9月 | 202508261700 | 1 |
| AdovancedMin2.png | Versal AI Engine: Quick Start | 9月5日(金) 申込締切日：8/27 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2084 | Versal Adaptive SoC | 2025年9月 | 202508271700 | 1 |
| eembe.png | Migrating to the Vitis Unified IDE | 9月9日(火) 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202508291700 | 0 |
| eembe.png | Embedded Systems Software Design Basic | 9月10日(水)-11日(木) 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202509011700 | 0 |
| eembe.png | Embedded Systems Software Design OS | 9月12日(金) 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202509031700 | 0 |
| AdovancedMin2.png | Versal adaptive SoC:アーキテクチャ | 9月9日(火)-10日(水) 申込締切日：8/29 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2088 | Versal Adaptive SoC | 2025年9月 | 202508291700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC:デザインメソドロジー | 9月11日(木)-12日(金) 申込締切日：9/2 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2089 | Versal Adaptive SoC | 2025年9月 | 202509021700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC:ネットワーク オン チップ | 9月17日(水) 申込締切日：9/5 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2090 | Versal Adaptive SoC | 2025年9月 | 202509051700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 9月17日(水) 申込締切日：9/5 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2091 | FPGAとVivadoツール | 2025年9月 | 202509051700 | 1 |
| lang.png | Verification with SystemVerilog | 9月18日(木)-19日(金) 申込締切日：9/8 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2092 | HDL言語と検証 | 2025年9月 | 202509081700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 9月18日(木)-19日(金) 申込締切日：9/8 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 2093 | FPGAとVivadoツール | 2025年9月 | 202509081700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 9月18日(木)-19日(金) 申込締切日：9/8 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2094 | HDL言語と検証 | 2025年9月 | 202509081700 | 1 |
| eembe.png | VitisAIプラットフォーム | 9月24日(水)-25日(木) 申込締切日：9/10 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2095 | SoCとVitisツール | 2025年9月 | 202509101700 | 1 |
| Vivado.png | デザイン クロージャ テクニック デザイン＆パワー | 9月24日(水) 申込締切日：9/10 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2096 | FPGAとVivadoツール | 2025年9月 | 202509101700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 9月25日(木) 申込締切日：9/11 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2097 | FPGAとVivadoツール | 2025年9月 | 202509111700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 9月26日(金) 申込締切日：9/12 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2098 | FPGAとVivadoツール | 2025年9月 | 202509121700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【講義と演習】 | 9月30日(火) 申込締切日：9/17 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2099 | Versal Adaptive SoC | 2025年9月 | 202509171700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【演習のみ】 | 9月30日(火) 申込締切日：9/17 13:30~18:00 | 新横浜(hdLab) TC：4TC 現金：¥44,000 | 2100 | Versal Adaptive SoC | 2025年9月 | 202509171700 | 1 |
| eembe.png | ARTYを使用したMicroBlaze-v開発入門 | 10月1日(水) 申込締切日：9/18 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2102 | SoCとVitisツール | 2025年10月 | 202509181700 | 1 |
| eembe.png | Yoctoを使用した組み込みLinux開発 | 10月1日(水) 申込締切日：9/18 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2103 | SoCとVitisツール | 2025年10月 | 202509181700 | 1 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 10月2日(木) 申込締切日：9/19 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2104 | FPGAとVivadoツール | 2025年10月 | 202509191700 | 1 |
| AdovancedMin2.png | Versal AI Engine 1: アーキテクチャとデザインフロー | 10月2日(木)-3日(金) 申込締切日：9/19 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2105 | Versal Adaptive SoC | 2025年10月 | 202509191700 | 1 |
| eembe.png | ZYBOを使ったカラーバー発生回路作成 | 10月3日(金) 申込締切日：9/24 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2106 | SoCとVitisツール | 2025年10月 | 202509241700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 10月9日(木)-10日(金) 申込締切日：9/30 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2107 | MPSoC/SoM | 2025年10月 | 202509301700 | 1 |
| eembe.png | Zynq SoC システムアーキテクチャ | 10月9日(木)-10日(金) 申込締切日：9/30 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2108 | SoCとVitisツール | 2025年10月 | 202509301700 | 1 |
| AdovancedMin2.png | UltraScale+デバイスからVersalアダプティブSoC への移行 | 10月15日(水) 申込締切日：10/3 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2109 | Versal Adaptive SoC | 2025年10月 | 202510031700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 10月16日(木)-17日(金) 申込締切日：10/6 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2110 | HDL言語と検証 | 2025年10月 | 202510061700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC システムアーキテクチャ | 10月16日(木)-17日(金) 申込締切日：10/6 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2111 | MPSoC/SoM | 2025年10月 | 202510061700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 10月20日(月)-21日(火) 申込締切日：10/8 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 2112 | FPGAとVivadoツール | 2025年10月 | 202510081700 | 1 |
| embe.png | OS and Hypervisors in Adaptive SoCs | 10月21日(火)-22日(水) 申込締切日：10/9 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2113 | MPSoC/SoM | 2025年10月 | 202510091700 | 1 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 10月21日(火)-22日(水) 申込締切日：10/9 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2117 | SoCとVitisツール | 2025年10月 | 202510091700 | 1 |
| AdovancedMin2.png | Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング | 10月23日(木)-24日(金) 申込締切日：10/14 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2114 | Versal Adaptive SoC | 2025年10月 | 202510141700 | 1 |
| lang.png | FPGA向けRTL設計スタイルガイドセミナー | 10月27日(月)-28日(火) 申込締切日：10/16 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 2115 | HDL言語と検証 | 2025年10月 | 202510161700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 10月28日(火) 申込締切日：10/17 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2116 | FPGAとVivadoツール | 2025年10月 | 202510171700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 10月30日(木) 申込締切日：10/21 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2118 | FPGAとVivadoツール | 2025年10月 | 202510211700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 10月30日(木)-31日(金) 申込締切日：10/21 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2119 | SoCとVitisツール | 2025年10月 | 202510211700 | 1 |
※コース名に誤りがあり、修正いたしました。(2023/2/24)
このコースでは、Versal™AIエンジンでのデータ移動に使用できるシステム設計フローとインターフェイスについて説明します。 また、高度なMAC組み込み関数、AIエンジンライブラリを利用して開発を迅速化し、ストリーム、カスケードストリーム、バッファの場所の制約、実行時のパラメータ化、APIを使用して更新するなどの適応データフロー（ADF）グラフの実装における高度な機能を利用する方法についても説明します。 および/または実行時パラメータを読み取ります。
このコースの重点項目は次のとおりです。
▪システムレベルの設計フロー（PS + PL + AIE）とサポートされているシミュレーションの実装
▪PLとAIエンジン間のデータ移動にインターフェースを使用する
▪高度なMAC組み込み関数を利用してフィルターを実装する
▪開発を迅速化するためのAIエンジンライブラリの利用
▪システムレベルの設計を最適化するための高度な機能の適用
【ご注意下さい】
このコースの説明は日本語で行いますが、テキストは英語となります。
| コース名 | Versal AI Engine 2: AI エンジンカーネルを使ったグラフプログラミング |
|---|---|
| ソフトウェアツール | Vitis unified software platform 2022.2 |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 12TC or 132,000円(税込) |
| 受講対象者 | ソフトウェアおよびハードウェアの開発者、システムアーキテクト、およびザイリンクスデバイスを使用してソフトウェアアプリケーションを高速化する必要がある人 |
| 受講要件 | ・C/C++言語に精通 ・ソフトウエア開発フローの理解 ・アプリケーションアクセラレーション開発フローとしてのVitis™の理解 ・「Versal AI Engine 1」を受講済み、もしくは相当の知識を有する |
| コース内容 | 0.Versal ACAP: Application Partitioning 1 (Review) 1.Versal ACAP: Application Partitioning 2 {Lecture} 2.ACAP Data Communications 1 {Lecture} 3.ACAP Data Communications 2 {Lecture} 4.System Design Flow {Lecture, Lab} 5.Introduction to AI Engine APIs for Arithmetic Operations {Lecture} 6.AI Engine DSP Library Overview {Lecture, Labs) 7.Advanced Graph Input Specifications 1 {Lecture} 8.Advanced Graph Input Specifications 2 {Lecture, Lab} 9.AI Engine Application Debug and Trace {Lecture} 10.Vitis Model Composer for AI Engine Development {Lecture} |
| 関連する資料 |