ISE FPGA設計実践
| カテゴリ | Courseへのリンク | 日程 | 会場、受講料 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| embe.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 1 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 2 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| Vivado.png | PCI Express デザイン | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 3 | FPGAとVivadoツール | オンデマンド | 203510311700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 随時 | オンデマンド TC：6TC 現金：¥66,000 | 4 | Versal Adaptive SoC | オンデマンド | 203510311700 | 1 |
| lang.png | Verification with SystemVerilog | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 受付停止 | HDL言語と検証 | オンデマンド | 203510311700 | 1 |
| lang.png | Designing with SystemVerilog | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 受付停止 | HDL言語と検証 | オンデマンド | 203510311700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 7 | SoCとVitisツール | オンデマンド | 203510311700 | 1 |
| embe.png | Kria KV260 Vision AI | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 8 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 9 | FPGAとVivadoツール | オンデマンド | 203510311700 | 1 |
| AdovancedMin2.png | Embedded Heterogeneous Design | 9月2日(火)-3日(水) 申込締切日：8/22 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | Versal Adaptive SoC | 2025年9月 | 202508221700 | 0 |
| eembe.png | ソフト＆ハード システム設計セミナー | 9月4日(木)-5日(金) 申込締切日：8/26 10:00~17:00 | 新横浜(hdLab) TC：16TC 現金：¥176,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202508261700 | 0 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 9月4日(木) 申込締切日：8/26 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2083 | Versal Adaptive SoC | 2025年9月 | 202508261700 | 1 |
| AdovancedMin2.png | Versal AI Engine: Quick Start | 9月5日(金) 申込締切日：8/27 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2084 | Versal Adaptive SoC | 2025年9月 | 202508271700 | 1 |
| eembe.png | Migrating to the Vitis Unified IDE | 9月9日(火) 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202508291700 | 0 |
| eembe.png | Embedded Systems Software Design Basic | 9月10日(水)-11日(木) 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202509011700 | 0 |
| eembe.png | Embedded Systems Software Design OS | 9月12日(金) 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202509031700 | 0 |
| AdovancedMin2.png | Versal adaptive SoC:アーキテクチャ | 9月9日(火)-10日(水) 申込締切日：8/29 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2088 | Versal Adaptive SoC | 2025年9月 | 202508291700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC:デザインメソドロジー | 9月11日(木)-12日(金) 申込締切日：9/2 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2089 | Versal Adaptive SoC | 2025年9月 | 202509021700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC:ネットワーク オン チップ | 9月17日(水) 申込締切日：9/5 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2090 | Versal Adaptive SoC | 2025年9月 | 202509051700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 9月17日(水) 申込締切日：9/5 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2091 | FPGAとVivadoツール | 2025年9月 | 202509051700 | 1 |
| lang.png | Verification with SystemVerilog | 9月18日(木)-19日(金) 申込締切日：9/8 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2092 | HDL言語と検証 | 2025年9月 | 202509081700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 9月18日(木)-19日(金) 申込締切日：9/8 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 2093 | FPGAとVivadoツール | 2025年9月 | 202509081700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 9月18日(木)-19日(金) 申込締切日：9/8 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2094 | HDL言語と検証 | 2025年9月 | 202509081700 | 1 |
| eembe.png | VitisAIプラットフォーム | 9月24日(水)-25日(木) 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | SoCとVitisツール | 2025年9月 | 202509101700 | 0 |
| Vivado.png | デザイン クロージャ テクニック デザイン＆パワー | 9月24日(水) 申込締切日：9/10 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2096 | FPGAとVivadoツール | 2025年9月 | 202509101700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 9月25日(木) 申込締切日：9/11 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2097 | FPGAとVivadoツール | 2025年9月 | 202509111700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 9月26日(金) 申込締切日：9/12 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2098 | FPGAとVivadoツール | 2025年9月 | 202509121700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【講義と演習】 | 9月30日(火) 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | Versal Adaptive SoC | 2025年9月 | 202509171700 | 0 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【演習のみ】 | 9月30日(火) 13:30~18:00 | 新横浜(hdLab) TC：4TC 現金：¥44,000 | 開催中止 | Versal Adaptive SoC | 2025年9月 | 202509171700 | 0 |
| eembe.png | ARTYを使用したMicroBlaze-v開発入門 | 10月1日(水) 申込締切日：9/18 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | SoCとVitisツール | 2025年10月 | 202509181700 | 0 |
| eembe.png | Yoctoを使用した組み込みLinux開発 | 10月1日(水) 申込締切日：9/18 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2103 | SoCとVitisツール | 2025年10月 | 202509181700 | 1 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 10月2日(木) 申込締切日：9/19 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 開催中止 | FPGAとVivadoツール | 2025年10月 | 202509191700 | 0 |
| AdovancedMin2.png | Versal AI Engine 1: アーキテクチャとデザインフロー | 10月2日(木)-3日(金) 申込締切日：9/19 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2105 | Versal Adaptive SoC | 2025年10月 | 202509191700 | 1 |
| eembe.png | ZYBOを使ったカラーバー発生回路作成 | 10月3日(金) 申込締切日：9/24 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2106 | SoCとVitisツール | 2025年10月 | 202509241700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 10月9日(木)-10日(金) 申込締切日：9/30 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2107 | MPSoC/SoM | 2025年10月 | 202509301700 | 1 |
| eembe.png | Zynq SoC システムアーキテクチャ | 10月9日(木)-10日(金) 申込締切日：9/30 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2108 | SoCとVitisツール | 2025年10月 | 202509301700 | 1 |
| AdovancedMin2.png | UltraScale+デバイスからVersalアダプティブSoC への移行 | 10月15日(水) 申込締切日：10/3 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2109 | Versal Adaptive SoC | 2025年10月 | 202510031700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 10月16日(木)-17日(金) 申込締切日：10/6 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2110 | HDL言語と検証 | 2025年10月 | 202510061700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC システムアーキテクチャ | 10月16日(木)-17日(金) 申込締切日：10/6 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2111 | MPSoC/SoM | 2025年10月 | 202510061700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 10月20日(月)-21日(火) 申込締切日：10/8 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 2112 | FPGAとVivadoツール | 2025年10月 | 202510081700 | 1 |
| embe.png | OS and Hypervisors in Adaptive SoCs | 10月21日(火)-22日(水) 申込締切日：10/9 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2113 | MPSoC/SoM | 2025年10月 | 202510091700 | 1 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 10月21日(火)-22日(水) 申込締切日：10/9 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2117 | SoCとVitisツール | 2025年10月 | 202510091700 | 1 |
| AdovancedMin2.png | Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング | 10月23日(木)-24日(金) 申込締切日：10/14 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2114 | Versal Adaptive SoC | 2025年10月 | 202510141700 | 1 |
| lang.png | FPGA向けRTL設計スタイルガイドセミナー | 10月27日(月)-28日(火) 申込締切日：10/16 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 2115 | HDL言語と検証 | 2025年10月 | 202510161700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 10月28日(火) 申込締切日：10/17 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2116 | FPGAとVivadoツール | 2025年10月 | 202510171700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 10月30日(木) 申込締切日：10/21 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2118 | FPGAとVivadoツール | 2025年10月 | 202510211700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 10月30日(木)-31日(金) 申込締切日：10/21 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2119 | SoCとVitisツール | 2025年10月 | 202510211700 | 1 |
| lang.png | Designing with SystemVerilog | 11月4日(火)-5日(水) 申込締切日：10/23 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2121 | HDL言語と検証 | 2025年11月 | 202510231700 | 1 |
| embe.png | Kria KV260 入門 | 11月5日(水) 申込締切日：10/24 13:00~18:00 | 新横浜(hdLab) TC：8TC 現金：TCのみ | 2122 | MPSoC/SoM | 2025年11月 | 202510241700 | 1 |
| embe.png | Kria KV260 Vision AI | 11月6日(木)-7日(金) 申込締切日：10/27 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2123 | MPSoC/SoM | 2025年11月 | 202510271700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 11月6日(木) 申込締切日：10/27 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2124 | FPGAとVivadoツール | 2025年11月 | 202510271700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 11月7日(金) 申込締切日：10/28 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2125 | FPGAとVivadoツール | 2025年11月 | 202510281700 | 1 |
| eembe.png | ソフト＆ハード設計実装セミナー | 11月11日(火) 申込締切日：10/30 10:00~17:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2126 | SoCとVitisツール | 2025年11月 | 202510301700 | 1 |
| AdovancedMin2.png | Embedded Heterogeneous Design | 11月11日(火)-12日(水) 申込締切日：10/30 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2127 | Versal Adaptive SoC | 2025年11月 | 202510301700 | 1 |
| Vivado.png | Vivado Design Suite ツールフロー | 11月13日(木) 申込締切日：11/4 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2128 | FPGAとVivadoツール | 2025年11月 | 202511041700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 11月18日(火)-19日(水) 申込締切日：11/7 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2131 | HDL言語と検証 | 2025年11月 | 202511071700 | 1 |
| Vivado.png | PCI Express デザイン | 11月20日(木)-21日(金) 申込締切日：11/11 10:00~17:30 | オンライン TC：12TC 現金：¥132,000 | 2132 | FPGAとVivadoツール | 2025年11月 | 202511111700 | 1 |
| AdovancedMin2.png | Versal AI Engine 3: Kernel Programming and Optimization | 11月20日(木)-21日(金) 申込締切日：11/11 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2133 | Versal Adaptive SoC | 2025年11月 | 202511111700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 11月25日(火)-26日(水) 申込締切日：11/13 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2134 | MPSoC/SoM | 2025年11月 | 202511131700 | 1 |
| eembe.png | Embedded Systems Software Design Basic | 11月26日(水)-27日(木) 申込締切日：11/14 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2135 | SoCとVitisツール | 2025年11月 | 202511141700 | 1 |
| eembe.png | Embedded Systems Software Design OS | 11月28日(金) 申込締切日：11/18 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2136 | SoCとVitisツール | 2025年11月 | 202511181700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 12月2日(火)-3日(水) 申込締切日：11/20 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 2138 | FPGAとVivadoツール | 2025年12月 | 202511201700 | 1 |
| lang.png | Verification with SystemVerilog | 12月2日(火)-3日(水) 申込締切日：11/20 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2139 | HDL言語と検証 | 2025年12月 | 202511201700 | 1 |
| eembe.png | Zynq SoC システムアーキテクチャ | 12月2日(火)-3日(水) 申込締切日：11/20 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2140 | SoCとVitisツール | 2025年12月 | 202511201700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 12月4日(木) 申込締切日：11/25 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2141 | Versal Adaptive SoC | 2025年12月 | 202511251700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC:アーキテクチャ | 12月8日(月)-9日(火) 申込締切日：11/27 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2142 | Versal Adaptive SoC | 2025年12月 | 202511271700 | 1 |
| eembe.png | ZYBOを使ったカラーバー発生回路作成 | 12月10日(水) 申込締切日：12/1 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2143 | SoCとVitisツール | 2025年12月 | 202512011700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 12月11日(木) 申込締切日：12/2 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2144 | FPGAとVivadoツール | 2025年12月 | 202512021700 | 1 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 12月12日(金) 申込締切日：12/3 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2145 | FPGAとVivadoツール | 2025年12月 | 202512031700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 12月11日(木)-12日(金) 申込締切日：12/2 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2148 | HDL言語と検証 | 2025年12月 | 202512021700 | 1 |
| eembe.png | ARTYを使用したMicroBlaze-v開発入門 | 12月15日(月) 申込締切日：12/4 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2149 | SoCとVitisツール | 2025年12月 | 202512041700 | 1 |
| eembe.png | Migrating to the Vitis Unified IDE | 12月16日(火) 申込締切日：12/5 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2150 | SoCとVitisツール | 2025年12月 | 202512051700 | 1 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 12月16日(火)-17日(水) 申込締切日：12/5 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2151 | SoCとVitisツール | 2025年12月 | 202512051700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC:ネットワーク オン チップ | 12月17日(水) 申込締切日：12/8 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2152 | Versal Adaptive SoC | 2025年12月 | 202512081700 | 1 |
| Vivado.png | デザイン クロージャ テクニック デザイン＆パワー | 12月18日(木) 申込締切日：12/9 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2153 | FPGAとVivadoツール | 2025年12月 | 202512091700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 12月22日(月) 申込締切日：12/11 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2154 | FPGAとVivadoツール | 2025年12月 | 202512111700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 12月23日(火) 申込締切日：12/12 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2155 | FPGAとVivadoツール | 2025年12月 | 202512121700 | 1 |
| eembe.png | ソフト＆ハード システム設計セミナー | 12月23日(火)-24日(水) 申込締切日：12/12 10:00~17:00 | 新横浜(hdLab) TC：16TC 現金：¥176,000 | 2156 | SoCとVitisツール | 2025年12月 | 202512121700 | 1 |
このコースでは、効率的な設計方法について説明します。システム コストを抑えるため、より小規模な FPGA にデザインをインプリメント したり、より低速なスピード グレードを採用できるヒントを紹介します。 また、本コースで紹介するツールや設計手法をマスタすることによっ て、開発時間が短縮し、開発コストを抑えることができるようになりま す。
[このコースで学べること]
| コース名 | FPGA 設計実践 |
|---|---|
| ソフトウェアツール | ISE Design Suite : System Edition 14.7 |
| ハードウェア | Spartan-6 FPGA SP605 |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 8TC or 107,800円(税込) |
| 受講対象者 | HDL の中級程度の知識があり、ISER ソフトウェアの使用経験がある FPGA 設計者 |
| 受講要件 | ・FPGA 設計導入コース受講者、またはISEおよびザイリンクスのFPGA アーキテクチャに関する知識が「導入コース」受講者と同レベルである方 ・HDL (VHDL または Verilog) の中級程度の知識のある方 ・デジタル回路設計の経験者 |
| コース内容 | 1 日目 ・「FPGA 設計導入」の復習 ・FPGA リソースを使用した設計 ・Core Generator ソフトウェア システム ・基本的な FPGA クロック リソース ・Virtex-6 および Spartan-6 FPGA のクロック リソース ・wave_gen デザインの概要 ・FPGA リソースを使用した設計 ・演習 1 : FPGA リソースを使用した設計 ・FPGA 設計手法 ・合成手法 ・演習 2 : 合成手法 - XST ・1日目のまとめ 2 日目 ・タイミング クロージャの達成 ・グローバル タイミング制約の復習 ・演習 3 : グローバル タイミング制約の復習 ・特定パスのタイミング制約 Part 1 ・特定パスのタイミング制約 Part 2 ・演習 4 : タイミング クロージャの達成 ・アドバンス インプリメンテーション オプション ・演習 5 : アドバンス インプリメンテーション オプション ・演習 6 : FPGA Editor - Virtex-6 FPGA ・ChipScope Pro ソフトウェア ・演習 7 : ChipScope Pro ソフトウェア ・コースのまとめ |