ISE FPGA設計実践

カテゴリ画像Courseへのリンク日程会場状況category開催月締切時間Flag
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック2/29(木)~3/1(金)
申込締切日:2/19
10:00~17:30
新横浜(hdLab)1546FPGAデバイス&ツールコース2024年2月2024021917001
AdovancedMin2.pngVitisAIプラットフォーム2/29(木)~3/1(金)
申込締切日:2/19
10:00~18:00
オンライン1547アドバンスドコース2024年2月2024021917001
AdovancedMin2.pngVersal Adaptive SoC:アーキテクチャ3/4(月)~3/5(火)
申込締切日:2/21
10:00~18:00
オンライン1548アドバンスドコース2024年3月2024022117001
Vivado.pngタイミングクロージャテクニックPart13/5(火)
申込締切日:2/22
10:00~17:30
オンライン1551FPGAデバイス&ツールコース2024年3月2024022217001
Vivado.pngタイミングクロージャテクニックPart23/6(水)
申込締切日:2/26
10:00~17:30
オンライン1552FPGAデバイス&ツールコース2024年3月2024022617001
AdovancedMin2.pngVersal Adaptive SoC:デザインメソドロジー3/6(水)~3/7(木)
申込締切日:2/26
10:00~18:00
オンライン1549アドバンスドコース2024年3月2024022617001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級3/7(木)~3/8(金)
申込締切日:2/27
10:00~18:00
オンライン開催中止FPGAデバイス&ツールコース2024年3月2024022717000
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級3/7(木)~3/8(金)
申込締切日:2/27
10:00~18:00
オンライン1554FPGAデバイス&ツールコース2024年3月2024022717001
AdovancedMin2.pngVersal Adaptive SoC:ネットワーク オン チップ3/8(金)
申込締切日:2/28
10:00~18:00
オンライン1550アドバンスドコース2024年3月2024022817001
Vivado.pngIP インテグレーターツールによる設計3/12(火)
申込締切日:3/1
10:00~17:30
オンライン1555FPGAデバイス&ツールコース2024年3月2024030117001
DSP.pngVitis HLSを使った高位合成3/14(木)~3/15(金)
申込締切日:3/5
10:00~18:00
オンライン1559DSPコース2024年3月2024030517001
AdovancedMin2.pngKria KV260 入門3/15(金)
申込締切日:3/6
13:00~18:00
新横浜(hdLab)1556アドバンスドコース2024年3月2024030617001
Vivado.pngVivado Design Suite でのFPGA設計導入3/18(月)~3/19(火)
申込締切日:3/7
10:00~17:30
新横浜(hdLab)1557FPGAデバイス&ツールコース2024年3月2024030717001
Vivado.pngVerification with SystemVerilog3/18(月)~3/19(火)
申込締切日:3/7
10:00~18:00
オンライン1560FPGAデバイス&ツールコース2024年3月2024030717001
AdovancedMin2.pngZynq UltraScale+ MPSoC Boot and Platform Management3/21(木)~3/22(金)
申込締切日:3/11
10:00~18:00
※特別価格での開催
オンライン1561アドバンスドコース2024年3月2024031117001
AdovancedMin2.pngZynq UltraScale+ MPSoC ソフトウェアデザイン3/25(月)~3/26(火)
申込締切日:3/13
10:00~18:00
新横浜(hdLab)1558アドバンスドコース2024年3月2024031317001
AdovancedMin2.pngOS and Hypervisors in Adaptive SoCs3/28(木)~3/29(金)
申込締切日:3/18
10:00~18:00
※特別価格での開催
オンライン開催中止アドバンスドコース2024年3月2024031817000
Vivado.pngVivado Design Suite でのFPGA設計導入4/4(木)~4/5(金)
申込締切日:3/26
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2024年4月2024032617000
embe.pngZynq SoC システムアーキテクチャ4/4(木)~4/5(金)
申込締切日:3/26
10:00~18:00
オンライン開催中止エンベデッドコース2024年4月2024032617000
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門4/9(火)
申込締切日:3/29
10:00~17:30
新横浜(hdLab)1566FPGAデバイス&ツールコース2024年4月2024032917001
embe.pngARTYを使用したMicroBlaze開発入門4/10(水)
申込締切日:4/1
10:00~17:30
新横浜(hdLab)1567エンベデッドコース2024年4月2024040117001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級4/11(木)~4/12(金)
申込締切日:4/2
10:00~18:00
オンライン1568FPGAデバイス&ツールコース2024年4月2024040217001
Vivado.pngVivado Design Suite でのUltraFast設計手法4/15(月)
申込締切日:4/4
10:00~17:30
オンライン1569FPGAデバイス&ツールコース2024年4月2024040417001
Vivado.pngVivado Design Suite でのインプリメント手法4/16(火)
申込締切日:4/5
10:00~17:30
オンライン1570FPGAデバイス&ツールコース2024年4月2024040517001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション4/23(火)
申込締切日:4/12
10:00~17:30
新横浜(hdLab)1571FPGAデバイス&ツールコース2024年4月2024041217001
AdovancedMin2.pngZynq UltraScale+ MPSoC システムアーキテクチャ4/25(木)~4/26(金)
申込締切日:4/16
10:00~18:00
オンライン1572アドバンスドコース2024年4月2024041617001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー4/25(木)~4/26(金)
申込締切日:4/16
10:00~18:00
新横浜(hdLab)1573FPGAデバイス&ツールコース2024年4月2024041617001
Vivado.pngVivado Design Suite でのタイミング制約と解析5/8(水)
申込締切日:4/24
10:00~17:30
オンライン1575FPGAデバイス&ツールコース2024年5月2024042417001
Vivado.pngVivado Design Suite でのタイミング クロージャ5/9(木)
申込締切日:4/25
10:00~17:30
オンライン1576FPGAデバイス&ツールコース2024年5月2024042517001
AdovancedMin2.pngVITISアクセラレーション開発5/14(火)~5/15(水)
申込締切日:5/1
10:00~18:00
オンライン1577アドバンスドコース2024年5月2024050117001
embe.pngZynq SoC エンベデッドシステム開発5/16(木)~5/17(金)
申込締切日:5/7
10:00~18:00
オンライン1578エンベデッドコース2024年5月2024050717001
AdovancedMin2.pngZynq UltraScale+ MPSoC ハードウェアデザイン5/21(火)
申込締切日:5/10
10:00~18:00
オンライン1579アドバンスドコース2024年5月2024051017001
AdovancedMin2.pngKria KV260 入門5/22(水)
申込締切日:5/13
13:00~18:00
新横浜(hdLab)1580アドバンスドコース2024年5月2024051317001
CONN.pngPCI Express デザイン5/23(木)~5/24(金)
申込締切日:5/14
10:00~17:30
オンライン1581高速インターフェイスコース2024年5月2024051417001
AdovancedMin2.pngKria KV260 Vision AI 5/28(火)~5/29(水)
申込締切日:5/17
10:00~18:00
オンライン1582アドバンスドコース2024年5月2024051717001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5/30(木)~5/31(金)
申込締切日:5/21
10:00~18:00
オンライン1583FPGAデバイス&ツールコース2024年5月2024052117001
embe.pngEmbedded Systems Software Design Basic6/5(水)~6/6(木)
申込締切日:5/27
10:00~18:00
新横浜(hdLab)1585エンベデッドコース2024年6月2024052717001
Vivado.pngタイミングクロージャテクニックPart16/6(木)
申込締切日:5/28
10:00~17:30
オンライン1587FPGAデバイス&ツールコース2024年6月2024052817001
embe.pngEmbedded Systems Software Design OS6/7(金)
申込締切日:5/29
10:00~18:00
新横浜(hdLab)1586エンベデッドコース2024年6月2024052917001
Vivado.pngタイミングクロージャテクニックPart26/7(金)
申込締切日:5/29
10:00~17:30
オンライン1588FPGAデバイス&ツールコース2024年6月2024052917001
Vivado.pngIP インテグレーターツールによる設計6/11(火)
申込締切日:5/31
10:00~17:30
オンライン1589FPGAデバイス&ツールコース2024年6月2024053117001
AdovancedMin2.pngOS and Hypervisors in Adaptive SoCs6/11(火)~6/12(水)
申込締切日:5/31
10:00~18:00
新横浜(hdLab)1590アドバンスドコース2024年6月2024053117001
AdovancedMin2.pngZynq UltraScale+ MPSoC Boot and Platform Management6/13(木)~6/14(金)
申込締切日:6/4
10:00~18:00
新横浜(hdLab)1591アドバンスドコース2024年6月2024060417001
embe.pngPetaLinuxツールを使用したエンベデッドデザイン6/18(火)~6/19(水)
申込締切日:6/7
10:00~18:00
新横浜(hdLab)1592エンベデッドコース2024年6月2024060717001
Vivado.pngVivado Design Suite でのFPGA設計導入6/20(木)~6/21(金)
申込締切日:6/11
10:00~17:30
新横浜(hdLab)1593FPGAデバイス&ツールコース2024年6月2024061117001
Vivado.pngVerification with SystemVerilog6/20(木)~6/21(金)
申込締切日:6/11
10:00~18:00
オンライン1594FPGAデバイス&ツールコース2024年6月2024061117001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編6/25(火)
申込締切日:6/14
10:00~17:30
新横浜(hdLab)1595FPGAデバイス&ツールコース2024年6月2024061417001
AdovancedMin2.pngVersal adaptive SoC: Quick Start6/26(水)
申込締切日:6/17
10:00~18:00
オンライン1598アドバンスドコース2024年6月2024061717001
AdovancedMin2.pngVitisAIプラットフォーム6/27(木)~6/28(金)
申込締切日:6/18
10:00~18:00
オンライン1596アドバンスドコース2024年6月2024061817001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級6/27(木)~6/28(金)
申込締切日:6/18
10:00~18:00
オンライン1597FPGAデバイス&ツールコース2024年6月2024061817001

このコースでは、効率的な設計方法について説明します。システム コストを抑えるため、より小規模な FPGA にデザインをインプリメント したり、より低速なスピード グレードを採用できるヒントを紹介します。 また、本コースで紹介するツールや設計手法をマスタすることによっ て、開発時間が短縮し、開発コストを抑えることができるようになりま す。

[このコースで学べること]

コース名FPGA 設計実践
ソフトウェアツールISE Design Suite : System Edition 14.7
ハードウェアSpartan-6 FPGA SP605
トレーニング期間2日間
受講料1名様 8TC or 107,800円(税込)
受講対象者HDL の中級程度の知識があり、ISER ソフトウェアの使用経験がある FPGA 設計者
受講要件・FPGA 設計導入コース受講者、またはISEおよびザイリンクスのFPGA アーキテクチャに関する知識が「導入コース」受講者と同レベルである方
・HDL (VHDL または Verilog) の中級程度の知識のある方
・デジタル回路設計の経験者
コース内容1 日目
・「FPGA 設計導入」の復習
・FPGA リソースを使用した設計
・Core Generator ソフトウェア システム
・基本的な FPGA クロック リソース
・Virtex-6 および Spartan-6 FPGA のクロック リソース
・wave_gen デザインの概要
・FPGA リソースを使用した設計
・演習 1 : FPGA リソースを使用した設計
・FPGA 設計手法
・合成手法
・演習 2 : 合成手法 - XST
・1日目のまとめ
2 日目
・タイミング クロージャの達成
・グローバル タイミング制約の復習
・演習 3 : グローバル タイミング制約の復習
・特定パスのタイミング制約 Part 1
・特定パスのタイミング制約 Part 2
・演習 4 : タイミング クロージャの達成
・アドバンス インプリメンテーション オプション
・演習 5 : アドバンス インプリメンテーション オプション
・演習 6 : FPGA Editor - Virtex-6 FPGA
・ChipScope Pro ソフトウェア
・演習 7 : ChipScope Pro ソフトウェア
・コースのまとめ