Designing with SystemVerilog
| カテゴリ | Courseへのリンク | 日程 | 会場、受講料 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| Vivado.png | PCI Express デザイン | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 3 | 高速インターフェイスコース | 2024年6月 | 202409301700 | 1 |
| eembe.png | Embedded Systems Software Design Basic | 9月2日(月)-3日(火) 申込締切日：8/22 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1627 | SoCとVitisツール | 2024年9月 | 202408221700 | 1 |
| eembe.png | Versal adaptive SoC: Quick Start | 9月3日(火) 申込締切日：8/23 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 1629 | SoCとVitisツール | 2024年9月 | 202408231700 | 1 |
| embe.png | Embedded Systems Software Design OS | 9月4日(水) 申込締切日：8/26 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1628 | MPSoC/SoM | 2024年9月 | 202408261700 | 1 |
| eembe.png | PetaLinuxツールを使用したエンベデッドデザイン | 9月5日(木)-6日(金) 申込締切日：8/27 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1630 | SoCとVitisツール | 2024年9月 | 202408271700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 9月9日(月) 申込締切日：8/29 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1631 | FPGAとVivadoツール | 2024年9月 | 202408291700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 9月10日(火) 申込締切日：8/29 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 開催中止 | FPGAとVivadoツール | 2024年9月 | 202408291700 | 0 |
| embe.png | Kria KV260 入門 | 9月10日(火) 申込締切日：8/30 13:00~18:00 | 新横浜(hdLab) TC：8TC (TCのみ) | 満席 | MPSoC/SoM | 2024年9月 | 202408301700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 9月11日(水) 申込締切日：9/2 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1634 | FPGAとVivadoツール | 2024年9月 | 202409021700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 9月12日(木)-13日(金) 申込締切日：9/3 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1636 | SoCとVitisツール | 2024年9月 | 202409031700 | 1 |
| eembe.png | VitisAIプラットフォーム | 9月12日(木)-13日(金) 申込締切日：9/3 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | FPGAとVivadoツール | 2024年9月 | 202409031700 | 0 |
| embe.png | OS and Hypervisors in Adaptive SoCs | 9月17日(火)-18日(水) 申込締切日：9/5 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1637 | MPSoC/SoM | 2024年9月 | 202409051700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 9月19日(木)-20日(金) 申込締切日：9/9 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1638 | MPSoC/SoM | 2024年9月 | 202409091700 | 1 |
| eembe.png | Migrating to the Vitis Unified IDE | 9月24日(火) 申込締切日：9/11 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1639 | SoCとVitisツール | 2024年9月 | 202409111700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 9月26日(木)-27日(金) 申込締切日：9/13 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1640 | HDL言語と検証 | 2024年9月 | 202409131700 | 1 |
| lang.png | Verification with SystemVerilog | 9月26日(木)-27日(金) 申込締切日：9/13 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1641 | HDL言語と検証 | 2024年9月 | 202409131700 | 1 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 10月1日(火) 申込締切日：9/19 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1643 | FPGAとVivadoツール | 2024年10月 | 202409191700 | 1 |
| eembe.png | ARTYを使用したMicroBlaze開発入門 | 10月2日(水) 申込締切日：9/20 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1644 | SoCとVitisツール | 2024年10月 | 202409201700 | 1 |
| AdovancedMin2.png | Versal AI Engine 1: アーキテクチャとデザインフロー | 10月3日(木)-4日(金) 申込締切日：9/24 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1645 | MPSoC/SoM | 2024年10月 | 202409241700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 10月8日(火)-9日(水) 申込締切日：9/27 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1646 | SoCとVitisツール | 2024年10月 | 202409271700 | 1 |
| eembe.png | Zynq SoC システムアーキテクチャ | 10月10日(木)-11日(金) 申込締切日：10/1 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1647 | SoCとVitisツール | 2024年10月 | 202410011700 | 1 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 10月15日(火) 申込締切日：10/3 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1648 | FPGAとVivadoツール | 2024年10月 | 202410031700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 10月17日(木)-18日(金) 申込締切日：10/7 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1649 | MPSoC/SoM | 2024年10月 | 202410071700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 10月21日(月)-22日(火) 申込締切日：10/9 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 1650 | FPGAとVivadoツール | 2024年10月 | 202410091700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 10月24日(木)-25日(金) 申込締切日：10/15 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1651 | HDL言語と検証 | 2024年10月 | 202410151700 | 1 |
| AdovancedMin2.png | Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング | 10月22日(火)-23日(水) 申込締切日：10/10 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1652 | MPSoC/SoM | 2024年10月 | 202410101700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 10月28日(月) 申込締切日：10/17 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1653 | FPGAとVivadoツール | 2024年10月 | 202410171700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 10月29日(火) 申込締切日：10/18 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1654 | FPGAとVivadoツール | 2024年10月 | 202410181700 | 1 |
| lang.png | FPGA向けRTL設計スタイルガイドセミナー | 10月29日(火)-30日(水) 申込締切日：10/18 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1655 | HDL言語と検証 | 2024年10月 | 202410181700 | |
| embe.png | Kria KV260 Vision AI | 10月31日(木)-11月1日(金) 申込締切日：10/22 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1657 | MPSoC/SoM | 2024年10月 | 202410221700 | |
| lang.png | Designing with SystemVerilog | 11月5日(火)-6日(水) 申込締切日：10/24 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1658 | HDL言語と検証 | 2024年11月 | 202410241700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 11月7日(木) 申込締切日：10/28 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1660 | FPGAとVivadoツール | 2024年11月 | 202410281700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 11月8日(金) 申込締切日：10/29 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1661 | FPGAとVivadoツール | 2024年11月 | 202410291700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC:アーキテクチャ | 11月11日(月)-12日(火) 申込締切日：10/30 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1662 | Versal Adaptive SoC | 2024年11月 | 202410301700 | 1 |
| embe.png | Kria KV260 入門 | 11月12日(火) 申込締切日：10/31 13:00~18:00 | 新横浜(hdLab) TC：8TC (TCのみ) | 1663 | MPSoC/SoM | 2024年11月 | 202410311700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC:デザインメソドロジー | 11月13日(水)-14日(木) 申込締切日：11/1 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1664 | Versal Adaptive SoC | 2024年11月 | 202411011700 | 1 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 11月14日(木)-15日(金) 申込締切日：11/5 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1665 | SoCとVitisツール | 2024年11月 | 202411051700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC:ネットワーク オン チップ | 11月15日(金) 申込締切日：11/6 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 1666 | Versal Adaptive SoC | 2024年11月 | 202411061700 | 1 |
| Vivado.png | IP インテグレーターツールによる設計 | 11月19日(火) 申込締切日：11/8 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1667 | FPGAとVivadoツール | 2024年11月 | 202411081700 | 1 |
| Vivado.png | PCI Express デザイン | 11月19日(火)-20日(水) 申込締切日：11/8 10:00~17:30 | オンライン TC：12TC 現金：¥132,000 | 1668 | FPGAとVivadoツール | 2024年11月 | 202411081700 | 1 |
| eembe.png | VITISアクセラレーション開発 | 11月21日(木)-22日(金) 申込締切日：11/12 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1669 | SoCとVitisツール | 2024年11月 | 202411121700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 11月26日(火)-27日(水) 申込締切日：11/15 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1670 | MPSoC/SoM | 2024年11月 | 202411151700 | 1 |
| eembe.png | Embedded Systems Software Design Basic | 11月27日(水)-28日(木) 申込締切日：11/18 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1671 | SoCとVitisツール | 2024年11月 | 202411181700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 11月28日(木)-29日(金) 申込締切日：11/19 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1673 | HDL言語と検証 | 2024年11月 | 202411191700 | 1 |
| eembe.png | Embedded Systems Software Design OS | 11月29日(金) 申込締切日：11/20 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1672 | SoCとVitisツール | 2024年11月 | 202411201700 | 1 |
| embe.png | OS and Hypervisors in Adaptive SoCs | 12月3日(火)-4日(水) 申込締切日：11/22 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1675 | MPSoC/SoM | 2024年12月 | 202411221700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 12月5日(木)-6日(金) 申込締切日：11/26 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1676 | MPSoC/SoM | 2024年12月 | 202411261700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 12月9日(月)-10日(火) 申込締切日：11/28 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1677 | FPGAとVivadoツール | 2024年12月 | 202411281700 | 1 |
| lang.png | Verification with SystemVerilog | 12月10日(火)-11日(水) 申込締切日：11/29 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1678 | HDL言語と検証 | 2024年12月 | 202411291700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 12月12日(木) 申込締切日：12/3 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1679 | FPGAとVivadoツール | 2024年12月 | 202412031700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 12月12日(木) 申込締切日：12/3 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 1680 | Versal Adaptive SoC | 2024年12月 | 202412031700 | 1 |
| eembe.png | Migrating to the Vitis Unified IDE | 12月13日(金) 申込締切日：12/4 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1681 | SoCとVitisツール | 2024年12月 | 202412041700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 12月17日(火) 申込締切日：12/6 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1682 | FPGAとVivadoツール | 2024年12月 | 202412061700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 12月18日(水) 申込締切日：12/9 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1683 | FPGAとVivadoツール | 2024年12月 | 202412091700 | 1 |
| eembe.png | VitisAIプラットフォーム | 12月19日(木)-20日(金) 申込締切日：12/10 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1684 | SoCとVitisツール | 2024年12月 | 202412101700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 12月23日(月)-24日(火) 申込締切日：12/12 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1686 | HDL言語と検証 | 2024年12月 | 202412121700 | 1 |
| eembe.png | PetaLinuxツールを使用したエンベデッドデザイン | 12月24日(火)-25日(水) 申込締切日：12/13 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1685 | SoCとVitisツール | 2024年12月 | 202412131700 | 1 |
このコースでは、設計のための SystemVerilog 構造について徹底的に紹介します。
このコースの焦点は次の通りです:
・SystemVerilog で利用可能な新しい構造を使用して RTL コードを記述する
・新しいデータ型、構造体、共用体、配列、手続き型ブロック、再利用可能なタスク、関数、パッケージを確認する
・SystemVerilog を使用して AMD FPGA とアダプティブ SoC デバイスをターゲットにして最適化する
【ご注意下さい】
このコースの説明は日本語で行いますが、テキストは英語となります。
テキストより
| コース名 | Designing with SystemVerilog |
|---|---|
| ソフトウェアツール | ・Vivado™ Design Suite 2023.1 |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 8TC or 107,800円(税込) |
| 受講対象者 | ハードウェアおよび検証エンジニア |
| 受講要件 | ・ 経験豊富な Verilog ユーザー、または Verilog による設計コースを完了していること |
| コース内容 | ※テキストは全て英語です！ Day 1 ・Introduction to SystemVerilog for Verification SystemVerilog 言語の概要を説明します。 {講義} ・Data Types SystemVerilog のデータ型と配列 (固定サイズ配列、動的配列、 連想配列など) について説明します。 {講義} ・User-Defined and Enumerated Data Types SystemVerilog でサポートされているユーザー定義データ型と 列挙データ型について説明します。{講義} {講義、Lab 1} ・Type Casting SystemVerilog での型キャストについて説明します。{講義} ・Arrays and Strings SystemVerilog での配列の使用について説明します。{講義} ・SystemVerilog Building Blocks SystemVerilog の設計および検証構成要素について説明します。{講義} ・Structures SystemVerilog での構造体の使用について説明します。{講義、ラボ} ・Unions SystemVerilog での共用体の使用について説明します。 {講義、ラボ} ・Additional Operators in SystemVerilog Verilog で見つかる演算子以外に SystemVerilog でサポートされている 演算子について説明します。{講義} Day 2 ・Control Flow Statements SystemVerilog が提供するさまざまな制御ステートメントを 調べます。{講義} ・Functions 関数に対する SystemVerilog の機能強化について説明します。{講義} ・Tasks タスク SystemVerilog 構成要素について説明します。{講義} ・Packages パッケージ SystemVerilog 構成要素について説明します。{講義、ラボ} ・Interfaces SystemVerilog のインターフェイスの概念について説明します。{講義} ・Targeting AMD FPGAs and Adaptive SoCs AMD 固有の実装とチップレベルの最適化に焦点を当てます。 {講義、実験} |
| 関連する資料 | 準備中 |