System Generator を使用したDSPデザイン
| カテゴリ | 講座名 | 日程 | 場所 | 状況 | カテゴリー(内部用) | 日程(内部用) | 締め切り日(内部用) | 開催可否(内部用) |
|---|---|---|---|---|---|---|---|---|
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 5/10(火) 申込締切日：4/26 10:00~17:30 | 新横浜(hdLab) | 1191 | FPGAデバイス&ツールコース | 2022年5月 | 202204261700 | 1 |
| embe.png | ARTYを使用したMicroBlaze開発入門 | 5/11(水) 申込締切日：4/26 10:00~17:30 | 新横浜(hdLab) | 1192 | エンベデッドコース | 2022年5月 | 202204261700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 5/12(木) 申込締切日：4/26 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2022年5月 | 202204261700 | 0 |
| no_image.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 5/13(金) 申込締切日：4/26 10:00~18:00 | オンライン | 開催中止 | アドバンスドコース | 2022年5月 | 202204261700 | 0 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 5/16(月) 申込締切日：4/27 10:00~17:30 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2022年5月 | 202204271700 | 0 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 5/17(火) 申込締切日：4/28 10:00~17:30 | オンライン | 1197 | FPGAデバイス&ツールコース | 2022年5月 | 202204281700 | 1 |
| embe.png | Zynq SoC エンベデッドシステム開発 | 5/17(火)~5/18(水) 申込締切日：4/28 10:00~18:00 | オンライン | 開催中止 | エンベデッドコース | 2022年5月 | 202204281700 | 0 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 5/19(木) 申込締切日：5/10 10:00~17:30 | オンライン | 1198 | FPGAデバイス&ツールコース | 2022年5月 | 202205101700 | 1 |
| no_image.png | VITISアクセラレーション開発 | 5/19(木)~5/20(金) 申込締切日：5/10 10:00~18:00 | オンライン | 1199 | アドバンスドコース | 2022年5月 | 202205101700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 5/23(月)~5/24(火) 申込締切日：5/12 10:00~17:30 | オンライン | 1200 | FPGAデバイス&ツールコース | 2022年5月 | 202205121700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 5/24(火)~5/25(水) 申込締切日：5/13 10:00~18:00 | オンライン | 開催中止 | FPGAデバイス&ツールコース | 2022年5月 | 202205131700 | 0 |
| embe.png | VITISでのエンベデッドシステムソフトウェア開発 | 5/26(木)~5/27(金) 申込締切日：5/17 10:00~18:00 | 新横浜(hdLab) | 1202 | エンベデッドコース | 2022年5月 | 202205171700 | 1 |
| Vivado.png | Vivado Design Suite ツールフロー | 6/2(木) 申込締切日：5/24 10:00~17:30 | オンライン | 1203 | FPGAデバイス&ツールコース | 2022年6月 | 202205241700 | 1 |
| no_image.png | System Generator を使用したDSPデザイン | 6/2(木)~6/3(金) 申込締切日：5/24 10:00~18:00 | 新横浜(hdLab) | 1215 | アドバンスドコース | 2022年6月 | 202205241700 | 1 |
| no_image.png | Versal ACAP: アーキテクチャとメソドロジー１ | 6/7(火)~6/8(水) 申込締切日：5/27 10:00~18:00 | オンライン | 1204 | アドバンスドコース | 2022年6月 | 202205271700 | 1 |
| no_image.png | Versal ACAP: アーキテクチャとメソドロジー２ | 6/9(木) 申込締切日：5/31 10:00~18:00 | オンライン | 1205 | アドバンスドコース | 2022年6月 | 202205311700 | 1 |
| Vivado.png | Vivado Design Suite を使用したIPの管理 | 6/9(木) 申込締切日：5/31 10:00~17:30 | オンライン | 1207 | FPGAデバイス&ツールコース | 2022年6月 | 202205311700 | 1 |
| no_image.png | Versal ACAP: ネットワーク オン チップ | 6/10(金) 申込締切日：6/1 10:00~18:00 | オンライン | 1206 | アドバンスドコース | 2022年6月 | 202206011700 | 1 |
| no_image.png | VitisAIプラットフォーム | 6/14(火)~6/15(水) 申込締切日：6/3 10:00~18:00 | オンライン | 1208 | アドバンスドコース | 2022年6月 | 202206031700 | 1 |
| embe.png | Zynq SoC エンベデッドシステムソフトウェア開発 | 6/16(木)~6/17(金) 申込締切日：6/7 10:00~18:00 | オンライン | 1209 | エンベデッドコース | 2022年6月 | 202206071700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 6/23(木) 申込締切日：6/14 10:00~17:30 | オンライン | 1212 | FPGAデバイス&ツールコース | 2022年6月 | 202206141700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC ソフトウェアデザイン | 6/23(木)~6/24(金) 申込締切日：6/14 10:00~18:00 | オンライン | 1211 | アドバンスドコース | 2022年6月 | 202206141700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 6/27(月)~6/28(火) 申込締切日：6/16 10:00~17:30 | オンライン | 1210 | FPGAデバイス&ツールコース | 2022年6月 | 202206161700 | 1 |
| embe.png | SDKユーザのためのVITIS | 6/28(火) 申込締切日：6/17 10:00~18:00 | オンライン | 1214 | エンベデッドコース | 2022年6月 | 202206171700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 6/30(木) 申込締切日：6/21 10:00~17:30 | オンライン | 1213 | FPGAデバイス&ツールコース | 2022年6月 | 202206211700 | 1 |
| Vivado.png | Vivado Design Suite ツールフロー | 7/5(火) 申込締切日：6/24 10:00~17:30 | オンライン | 1216 | FPGAデバイス&ツールコース | 2022年7月 | 202206241700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 7/7(木) 申込締切日：6/28 10:00~17:30 | オンライン | 1218 | FPGAデバイス&ツールコース | 2022年7月 | 202206281700 | 1 |
| no_image.png | Vitis HLSを使った高位合成 | 7/7(木)~7/8(金) 申込締切日：6/28 10:00~18:00 | オンライン | 1217 | DSPコース | 2022年7月 | 202206281700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 7/8(金) 申込締切日：6/29 10:00~17:30 | オンライン | 1219 | FPGAデバイス&ツールコース | 2022年7月 | 202206291700 | 1 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 7/11(月) 申込締切日：6/30 10:00~17:30 | 新横浜(hdLab) | 1225 | FPGAデバイス&ツールコース | 2022年7月 | 202206301700 | 1 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 7/12(火) 申込締切日：7/1 10:00~17:30 | 新横浜(hdLab) | 1221 | FPGAデバイス&ツールコース | 2022年7月 | 202207011700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 7/12(火)~7/13(水) 申込締切日：7/1 10:00~18:00 | オンライン | 1220 | アドバンスドコース | 2022年7月 | 202207011700 | 1 |
| embe.png | ARTYを使用したMicroBlaze開発入門 | 7/13(水) 申込締切日：7/4 10:00~17:30 | 新横浜(hdLab) | 1222 | エンベデッドコース | 2022年7月 | 202207041700 | 1 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 7/14(木)~7/15(金) 申込締切日：7/5 10:00~18:00 | オンライン | 1223 | FPGAデバイス&ツールコース | 2022年7月 | 202207051700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 7/19(火)~7/20(水) 申込締切日：7/7 10:00~18:00 | オンライン | 1224 | アドバンスドコース | 2022年7月 | 202207071700 | 1 |
| no_image.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 7/26(火) 申込締切日：7/14 10:00~18:00 | オンライン | 1226 | アドバンスドコース | 2022年7月 | 202207141700 | 1 |
| embe.png | Zynq SoC システムアーキテクチャ | 7/27(水)~7/28(木) 申込締切日：7/15 10:00~18:00 | オンライン | 1227 | エンベデッドコース | 2022年7月 | 202207151700 | 1 |
| Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 7/28(木)~7/29(金) 申込締切日：7/19 10:00~18:00 | 新横浜(hdLab) | 1228 | FPGAデバイス&ツールコース | 2022年7月 | 202207191700 | 1 |
このコースでは、System Generator の活用方法、および最新かつ 低コストの DSP デザインを構築するために必要な手法について紹介します。System Generator for DSP、インプリメンテーションツール、およびハードウェア協調シミュレーションを使用して DSP の機能をインプリメントする方法について学習することに重点をおきます。 また、評価ボー ドを使用した実践的な演習を行うことによって、ザイリンクス FPGA を使用し、 アルゴリズムをインプリメントすることから ハードウェアのシミュレーションまでのフローを学べます。
[このコースで学べること]
| コース名 | System Generator を使用したDSPデザイン |
|---|---|
| ソフトウェアツール | System Generator 2018.3 Vivado Design Suite 2018.3 MATLAB/Simulink R2018 (予定) |
| ハードウェア | Kintex-7 FPGA KC705 ボード |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 12TC or 132,000円(税込) |
| 受講対象者 | MATLAB®、Simulink®を使用した DSP アルゴリズムのインプリメンテーションの経験があるシステム エンジニア およびロジック設計者で System Generator for DSP を使用予定の方 |
| 受講要件 | ・MATLAB および Simulink ソフトウェアの使用経験がある方 ・サンプリング理論に関する基礎知識がある方 |
| コース内容 | ・System Generator の概要 ・（オプション）Simulink ソフトウェアの基礎 ・（オプション）演習 1 : Simulink ソフトウェアの使用 ・ザイリンクス デザイン キャプチャの基礎 ・演習 2 : ザイリンクス System Generator の起動 ・信号配線 ・演習 3 : 信号配線 ・制御回路のインプリメント ・演習 4 : 制御回路のインプリメント ・Multi-Rate システム ・演習 5 : MAC ベース FIR デザイン ・フィルタ設計 ・演習 6 : FIR Compiler ブロックを使用したFIR フィルタの設計 ・System Generator、Vivado Design Suite、および Vivado HLS の統合 ・演習 7 : System Generator と Vivado IDE の統合 ・Kintex-7 FPGA DSP プラットフォーム ・演習 8a : System Generator と Vivado HLS の統合 (または) 演習 8 : AXI4-Lite インターフェイスの合成 ・Model Composer の入門 |