System Generator を使用したDSPデザイン

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門5/10(火)
申込締切日:4/26
10:00~17:30
新横浜(hdLab)1191FPGAデバイス&ツールコース2022年5月2022042617001
embe.pngARTYを使用したMicroBlaze開発入門5/11(水)
申込締切日:4/26
10:00~17:30
新横浜(hdLab)1192エンベデッドコース2022年5月2022042617001
Vivado.pngVivado Design Suite でのUltraFast設計手法5/12(木)
申込締切日:4/26
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年5月2022042617000
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン5/13(金)
申込締切日:4/26
10:00~18:00
オンライン開催中止アドバンスドコース2022年5月2022042617000
Vivado.pngVivado Design Suite でのインプリメント手法5/16(月)
申込締切日:4/27
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年5月2022042717000
Vivado.pngVivado Design Suite でのタイミング制約と解析5/17(火)
申込締切日:4/28
10:00~17:30
オンライン1197FPGAデバイス&ツールコース2022年5月2022042817001
embe.pngZynq SoC エンベデッドシステム開発5/17(火)~5/18(水)
申込締切日:4/28
10:00~18:00
オンライン開催中止エンベデッドコース2022年5月2022042817000
Vivado.pngVivado Design Suite でのタイミング クロージャ5/19(木)
申込締切日:5/10
10:00~17:30
オンライン1198FPGAデバイス&ツールコース2022年5月2022051017001
no_image.pngVITISアクセラレーション開発5/19(木)~5/20(金)
申込締切日:5/10
10:00~18:00
オンライン1199アドバンスドコース2022年5月2022051017001
Vivado.pngVivado Design Suite でのFPGA設計導入5/23(月)~5/24(火)
申込締切日:5/12
10:00~17:30
オンライン1200FPGAデバイス&ツールコース2022年5月2022051217001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5/24(火)~5/25(水)
申込締切日:5/13
10:00~18:00
オンライン開催中止FPGAデバイス&ツールコース2022年5月2022051317000
embe.pngVITISでのエンベデッドシステムソフトウェア開発5/26(木)~5/27(金)
申込締切日:5/17
10:00~18:00
新横浜(hdLab)1202エンベデッドコース2022年5月2022051717001
Vivado.pngVivado Design Suite ツールフロー6/2(木)
申込締切日:5/24
10:00~17:30
オンライン1203FPGAデバイス&ツールコース2022年6月2022052417001
no_image.pngSystem Generator を使用したDSPデザイン6/2(木)~6/3(金)
申込締切日:5/24
10:00~18:00
新横浜(hdLab)1215アドバンスドコース2022年6月2022052417001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー16/7(火)~6/8(水)
申込締切日:5/27
10:00~18:00
オンライン1204アドバンスドコース2022年6月2022052717001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー26/9(木)
申込締切日:5/31
10:00~18:00
オンライン1205アドバンスドコース2022年6月2022053117001
Vivado.pngVivado Design Suite を使用したIPの管理6/9(木)
申込締切日:5/31
10:00~17:30
オンライン1207FPGAデバイス&ツールコース2022年6月2022053117001
no_image.pngVersal ACAP: ネットワーク オン チップ6/10(金)
申込締切日:6/1
10:00~18:00
オンライン1206アドバンスドコース2022年6月2022060117001
no_image.pngVitisAIプラットフォーム6/14(火)~6/15(水)
申込締切日:6/3
10:00~18:00
オンライン1208アドバンスドコース2022年6月2022060317001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発6/16(木)~6/17(金)
申込締切日:6/7
10:00~18:00
オンライン1209エンベデッドコース2022年6月2022060717001
Vivado.pngVivado Design Suite でのUltraFast設計手法6/23(木)
申込締切日:6/14
10:00~17:30
オンライン1212FPGAデバイス&ツールコース2022年6月2022061417001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン6/23(木)~6/24(金)
申込締切日:6/14
10:00~18:00
オンライン1211アドバンスドコース2022年6月2022061417001
Vivado.pngVivado Design Suite でのFPGA設計導入6/27(月)~6/28(火)
申込締切日:6/16
10:00~17:30
オンライン1210FPGAデバイス&ツールコース2022年6月2022061617001
embe.pngSDKユーザのためのVITIS6/28(火)
申込締切日:6/17
10:00~18:00
オンライン1214エンベデッドコース2022年6月2022061717001
Vivado.pngVivado Design Suite でのインプリメント手法6/30(木)
申込締切日:6/21
10:00~17:30
オンライン1213FPGAデバイス&ツールコース2022年6月2022062117001
Vivado.pngVivado Design Suite ツールフロー7/5(火)
申込締切日:6/24
10:00~17:30
オンライン1216FPGAデバイス&ツールコース2022年7月2022062417001
Vivado.pngVivado Design Suite でのタイミング制約と解析7/7(木)
申込締切日:6/28
10:00~17:30
オンライン1218FPGAデバイス&ツールコース2022年7月2022062817001
no_image.pngVitis HLSを使った高位合成7/7(木)~7/8(金)
申込締切日:6/28
10:00~18:00
オンライン1217DSPコース2022年7月2022062817001
Vivado.pngVivado Design Suite でのタイミング クロージャ7/8(金)
申込締切日:6/29
10:00~17:30
オンライン1219FPGAデバイス&ツールコース2022年7月2022062917001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション7/11(月)
申込締切日:6/30
10:00~17:30
新横浜(hdLab)1225FPGAデバイス&ツールコース2022年7月2022063017001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門7/12(火)
申込締切日:7/1
10:00~17:30
新横浜(hdLab)1221FPGAデバイス&ツールコース2022年7月2022070117001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ7/12(火)~7/13(水)
申込締切日:7/1
10:00~18:00
オンライン1220アドバンスドコース2022年7月2022070117001
embe.pngARTYを使用したMicroBlaze開発入門7/13(水)
申込締切日:7/4
10:00~17:30
新横浜(hdLab)1222エンベデッドコース2022年7月2022070417001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級7/14(木)~7/15(金)
申込締切日:7/5
10:00~18:00
オンライン1223FPGAデバイス&ツールコース2022年7月2022070517001
no_image.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション7/19(火)~7/20(水)
申込締切日:7/7
10:00~18:00
オンライン1224アドバンスドコース2022年7月2022070717001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン7/26(火)
申込締切日:7/14
10:00~18:00
オンライン1226アドバンスドコース2022年7月2022071417001
embe.pngZynq SoC システムアーキテクチャ7/27(水)~7/28(木)
申込締切日:7/15
10:00~18:00
オンライン1227エンベデッドコース2022年7月2022071517001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー7/28(木)~7/29(金)
申込締切日:7/19
10:00~18:00
新横浜(hdLab)1228FPGAデバイス&ツールコース2022年7月2022071917001

このコースでは、System Generator の活用方法、および最新かつ 低コストの DSP デザインを構築するために必要な手法について紹介します。System Generator for DSP、インプリメンテーションツール、およびハードウェア協調シミュレーションを使用して DSP の機能をインプリメントする方法について学習することに重点をおきます。 また、評価ボー ドを使用した実践的な演習を行うことによって、ザイリンクス FPGA を使用し、 アルゴリズムをインプリメントすることから ハードウェアのシミュレーションまでのフローを学べます。

[このコースで学べること]

コース名System Generator を使用したDSPデザイン
ソフトウェアツールSystem Generator 2018.3
Vivado Design Suite 2018.3
MATLAB/Simulink R2018 (予定)
ハードウェアKintex-7 FPGA KC705 ボード
トレーニング期間2日間
受講料1名様 12TC or 132,000円(税込)
受講対象者MATLAB®、Simulink®を使用した DSP アルゴリズムのインプリメンテーションの経験があるシステム エンジニア およびロジック設計者で System Generator for DSP を使用予定の方
受講要件 ・MATLAB および Simulink ソフトウェアの使用経験がある方
・サンプリング理論に関する基礎知識がある方
コース内容・System Generator の概要
・(オプション)Simulink ソフトウェアの基礎
・(オプション)演習 1 : Simulink ソフトウェアの使用
・ザイリンクス デザイン キャプチャの基礎
・演習 2 : ザイリンクス System Generator の起動
・信号配線
・演習 3 : 信号配線
・制御回路のインプリメント
・演習 4 : 制御回路のインプリメント
・Multi-Rate システム
・演習 5 : MAC ベース FIR デザイン
・フィルタ設計
・演習 6 : FIR Compiler ブロックを使用したFIR フィルタの設計
・System Generator、Vivado Design Suite、および Vivado HLS の統合
・演習 7 : System Generator と Vivado IDE の統合
・Kintex-7 FPGA DSP プラットフォーム
・演習 8a : System Generator と Vivado HLS の統合
 (または) 演習 8 : AXI4-Lite インターフェイスの合成
・Model Composer の入門