タイミングクロージャテクニックPart1

カテゴリCourseへのリンク日程会場、受講料状況category開催月締切時間Flag
embe.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション随時オンデマンド
TC：12TC
現金：¥132,000		1MPSoC/SoMオンデマンド2035103117001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ随時オンデマンド
TC：12TC
現金：¥132,000		2MPSoC/SoMオンデマンド2035103117001
Vivado.pngPCI Express デザイン随時オンデマンド
TC：12TC
現金：¥132,000		3FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start随時オンデマンド
TC：6TC
現金：¥66,000		4Versal Adaptive SoCオンデマンド2035103117001
lang.pngVerification with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
lang.pngDesigning with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
eembe.pngVitis HLSを使った高位合成随時オンデマンド
TC：12TC
現金：¥132,000		7SoCとVitisツールオンデマンド2035103117001
embe.pngKria KV260 Vision AI 随時オンデマンド
TC：12TC
現金：¥132,000		8MPSoC/SoMオンデマンド2035103117001
Vivado.pngVivado Design Suite でのFPGA設計導入随時オンデマンド
TC：8TC
現金：¥107,800		9FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start3月4日(火)
申込締切日：2/20
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		1725Versal Adaptive SoC2025年3月2025022017001
eembe.pngEmbedded Systems Software Design Basic3月4日(火)-5日(水)
申込締切日：2/20
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		開催中止SoCとVitisツール2025年3月2025022017000
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン3月5日(水)-6日(木)
申込締切日：2/21
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		開催中止SoCとVitisツール2025年3月2025022117000
eembe.pngEmbedded Systems Software Design OS3月6日(木)
申込締切日：2/25
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止SoCとVitisツール2025年3月2025022517000
eembe.pngMigrating to the Vitis Unified IDE3月7日(金)
申込締切日：2/26
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		1729SoCとVitisツール2025年3月2025022617001
embe.pngOS and Hypervisors in Adaptive SoCs3月11日(火)-12日(水)
新横浜(hdLab)
TC：12TC
現金：¥132,000		開催中止MPSoC/SoM2025年3月2025022817000
embe.pngZynq UltraScale+ MPSoC Boot and Platform Management3月13日(木)-14日(金)
申込締切日：3/4
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		開催中止MPSoC/SoM2025年3月2025030417000
Vivado.pngタイミングクロージャテクニックPart13月13日(木)
申込締切日：3/4
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		1732FPGAとVivadoツール2025年3月2025030417001
Vivado.pngタイミングクロージャテクニックPart23月14日(金)
申込締切日：3/5
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		1733FPGAとVivadoツール2025年3月2025030517001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編3月18日(火)
申込締切日：3/7
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		満席FPGAとVivadoツール2025年3月2025030717001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級3月18日(火)-19日(水)
申込締切日：3/7
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1735HDL言語と検証2025年3月2025030717001
lang.pngVerification with SystemVerilog3月18日(火)-19日(水)
申込締切日：3/7
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		1736HDL言語と検証2025年3月2025030717001
embe.pngKria KV260 入門3月19日(水)
申込締切日：3/10
13:00~18:00		新横浜(hdLab)
TC：8TC (TCのみ)		満席MPSoC/SoM2025年3月2025031017001
Vivado.pngVivado Design Suite でのFPGA設計導入3月24日(月)-25日(火)
申込締切日：3/12
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		1738FPGAとVivadoツール2025年3月2025031217001
embe.pngEmbedded Heterogeneous Design3月25日(火)-26日(水)
申込締切日：3/13
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止MPSoC/SoM2025年3月2025031317000
eembe.pngVitisAIプラットフォーム3月27日(木)-28日(金)
オンライン
TC：12TC
現金：¥132,000		開催中止SoCとVitisツール2025年3月2025031717000
Vivado.pngVivado Design Suite でのFPGA設計導入4月3日(木)-4日(金)
申込締切日：3/25
10:00~17:30		オンライン
TC：8TC
現金：¥107,800		開催中止FPGAとVivadoツール2025年4月2025032517000
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門4月8日(火)
申込締切日：3/28
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		開催中止FPGAとVivadoツール2025年4月2025032817000
eembe.pngARTYを使用したMicroBlaze開発入門4月9日(水)
申込締切日：3/31
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2013SoCとVitisツール2025年4月2025033117001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級4月9日(水)-10日(木)
申込締切日：3/31
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2014HDL言語と検証2025年4月2025033117001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション4月10日(木)
申込締切日：4/1
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2015FPGAとVivadoツール2025年4月2025040117001
eembe.pngVitis HLSを使った高位合成4月15日(火)-16日(水)
申込締切日：4/4
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2016SoCとVitisツール2025年4月2025040417001
eembe.pngZynq SoC システムアーキテクチャ4月17日(木)-18日(金)
申込締切日：4/8
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2017SoCとVitisツール2025年4月2025040817001
Vivado.pngVivado Design Suite でのUltraFast設計手法4月22日(火)
申込締切日：4/11
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2018FPGAとVivadoツール2025年4月2025041117001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン4月22日(火)-23日(水)
申込締切日：4/11
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2022SoCとVitisツール2025年4月2025041117001
Vivado.pngVivado Design Suite でのインプリメント手法4月24日(木)
申込締切日：4/15
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2019FPGAとVivadoツール2025年4月2025041517001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ4月24日(木)-25日(金)
申込締切日：4/15
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2020MPSoC/SoM2025年4月2025041517001
lang.pngFPGA向けRTL設計スタイルガイドセミナー4月24日(木)-25日(金)
申込締切日：4/15
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2021HDL言語と検証2025年4月2025041517001
eembe.pngソフト＆ハード設計実装セミナー5月13日(火)
申込締切日：4/30
10:00~17:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2023SoCとVitisツール2025年5月2025043017001
AdovancedMin2.pngEmbedded Heterogeneous Design5月13日(火)-14日(水)
申込締切日：4/30
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2024Versal Adaptive SoC2025年5月2025043017001
embe.pngKria KV260 入門5月20日(火)
申込締切日：5/9
13:00~18:00		新横浜(hdLab)
TC：8TC (TCのみ)		2025MPSoC/SoM2025年5月2025050917001
embe.pngZynq UltraScale+ MPSoC ハードウェアデザイン5月20日(火)-21日(水)
申込締切日：5/9
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2026MPSoC/SoM2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング制約と解析5月20日(火)
申込締切日：5/9
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2027FPGAとVivadoツール2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング クロージャ5月22日(木)
申込締切日：5/13
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2028FPGAとVivadoツール2025年5月2025051317001
Vivado.pngPCI Express デザイン5月22日(木)-23日(金)
申込締切日：5/13
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		2029FPGAとVivadoツール2025年5月2025051317001
embe.pngKria KV260 Vision AI 5月27日(火)-28日(水)
申込締切日：5/16
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2031MPSoC/SoM2025年5月2025051617001
eembe.pngZynq SoC エンベデッドシステム開発5月29日(木)-30日(金)
申込締切日：5/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2032SoCとVitisツール2025年5月2025052017001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5月29日(木)-30日(金)
申込締切日：5/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2033HDL言語と検証2025年5月2025052017001
eembe.pngMigrating to the Vitis Unified IDE6月3日(火)
申込締切日：5/23
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2035SoCとVitisツール2025年6月2025052317001
eembe.pngEmbedded Systems Software Design Basic6月4日(水)-5日(木)
申込締切日：5/26
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2036SoCとVitisツール2025年6月2025052617001
eembe.pngEmbedded Systems Software Design OS6月6日(金)
申込締切日：5/28
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2037SoCとVitisツール2025年6月2025052817001
Vivado.pngデザイン クロージャ テクニック デザイン＆パワー6月5日(木)
申込締切日：5/27
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2038FPGAとVivadoツール2025年6月2025052717001
Vivado.pngタイミングクロージャテクニックPart16月9日(月)
申込締切日：5/29
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2039FPGAとVivadoツール2025年6月2025052917001
Vivado.pngタイミングクロージャテクニックPart26月10日(火)
申込締切日：5/30
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2040FPGAとVivadoツール2025年6月2025053017001
eembe.pngVitis Model Composer6月10日(火)-11日(水)
申込締切日：5/30
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2041SoCとVitisツール2025年6月2025053017001
Vivado.pngIP インテグレーターツールによる設計6月11日(水)
申込締切日：6/2
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2042FPGAとVivadoツール2025年6月2025060217001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン6月12日(木)-13日(金)
申込締切日：6/3
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2043SoCとVitisツール2025年6月2025060317001
Vivado.pngVivado Design Suite でのFPGA設計導入6月19日(木)-20日(金)
申込締切日：6/10
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		2044FPGAとVivadoツール2025年6月2025061017001
lang.pngVerification with SystemVerilog6月19日(木)-20日(金)
申込締切日：6/10
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2045HDL言語と検証2025年6月2025061017001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編6月24日(火)
申込締切日：6/13
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2046FPGAとVivadoツール2025年6月2025061317001
AdovancedMin2.pngVersal adaptive SoC: Quick Start6月25日(水)
申込締切日：6/16
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2047Versal Adaptive SoC2025年6月2025061617001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級6月26日(木)-27日(金)
申込締切日：6/17
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2048HDL言語と検証2025年6月2025061717001
eembe.pngVitisAIプラットフォーム6月26日(木)-27日(金)
申込締切日：6/17
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2049SoCとVitisツール2025年6月2025061717001

UltraFast デザイン メソドロジーのタイミング クロージャ技術を適用し、デザインでタイミング クロージャを
実現する方法を学びます。

このコースでは次の点に重点を置きます。
Part1
・初期デザイン チェックを適用し、デザインのタイミング サマリーとメソドロジーレポートをレビューする
・ベースラインを使用してデザインがタイミング目標を満たしていることを検証し、ベースライン プロセスで
説明されているガイドラインを適用する
・セットアップおよびホールド違反の特定と解決
・デザインにおけるロジック遅延、ネット遅延、混雑の削減
Part2
・クロックスキューとクロックの不確実性の改善
・Pblock ベースおよびスーパー ロジック領域 (SLR) ベースの解析を実行して課題を特定し、タイミング クロージャを改善する
・QoR スコアを改善するために、さまざまな段階で結果の品質 (QoR) 評価を実行する
・インテリジェント デザイン ラン (IDR) を実装して、複雑なデザインの解析とタイミング クロージャを自動化する

【ご注意下さい】

　このコースはPart1およびPart2に分割してご提供します。
内容は詳細ページを確認してください。
全体を学びたい方はPart1+Part2を受講して下さい。
時間の無い方はPart1から受講し、余裕が出来たらPart2を受講して下さい。
Part2からの受講はお勧めしません。
コース名タイミングクロージャテクニックPart1
ソフトウェアツールVivado ML Edition 2021.2
ハードウェアArchitecture: UltraScale™ FPGAs and Versal® ACAPs
トレーニング期間1日間
受講料1名様　6TC or66,000円(税込)
受講対象者ソフトウェアおよびハードウェアの開発者、システム アーキテクト、および UltraFast 設計手法のタイミング クロージャ技術について学びたい方
受講要件 FPGA および SoC アーキテクチャと HDL コーディング技術の基礎知識
Vivado® の基本知識
コース内容Static Timing Analysis
§ クロッキングおよび静的タイミング解析 (STA) の概要
　クロック ゲーティング、静的タイミング解析、セットアップと
　ホールド スラックの基本について説明します。 {講義}

UltraFast Design Methodology Timing Closure
§ UltraFast 設計手法におけるタイミング クロージャの概要
　タイミング クロージャのための UltraFast デザイン手法の
　さまざまな段階の概要を説明します。 {講義}

Baselining
§ ベースライニング
　パフォーマンス ベースライン プロセスを示します。
　これは、デザインを段階的に制約し、タイミングを満たすための
　反復的なアプローチです。 {講義、演習}

Design Analysis and Optimization
§ セットアップおよびホールド違反の分析
　セットアップとホールド スラックとは何かを説明し、入力/出力セットアップと
　ホールド解析を実行する方法について説明します。 {講義}
§ ロジック遅延の削減
　通常のファブリック パスと専用ブロックおよびマクロ プリミティブを
　使用したパスを最適化する方法について説明します。 {講義}
§ ネット遅延の削減
　輻輳とネット遅延を軽減するためのさまざまな手法を検討します。 {講義、演習}