Versal Adaptive SoC:デザインメソドロジー
| カテゴリ | Courseへのリンク | 日程 | 会場、受講料 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| Vivado.png | PCI Express デザイン | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 3 | 高速インターフェイスコース | 2024年6月 | 202612301700 | 1 |
| embe.png | OS and Hypervisors in Adaptive SoCs | 12月3日(火)-4日(水) 申込締切日：11/22 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2024年12月 | 202411221700 | 0 |
| embe.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 12月5日(木)-6日(金) 申込締切日：11/26 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2024年12月 | 202411261700 | 0 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 12月9日(月)-10日(火) 申込締切日：11/28 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1677 | FPGAとVivadoツール | 2024年12月 | 202411281700 | 1 |
| lang.png | Verification with SystemVerilog | 12月10日(火)-11日(水) 申込締切日：11/29 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 開催中止 | HDL言語と検証 | 2024年12月 | 202411291700 | 0 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 12月12日(木) 申込締切日：12/3 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1679 | FPGAとVivadoツール | 2024年12月 | 202412031700 | 1 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 12月12日(木)-13日(金) 申込締切日：12/3 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1674 | SoCとVitisツール | 2024年12月 | 202412031700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 12月12日(木) 申込締切日：12/3 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 開催中止 | Versal Adaptive SoC | 2024年12月 | 202412031700 | 0 |
| eembe.png | Migrating to the Vitis Unified IDE | 12月13日(金) 申込締切日：12/4 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1681 | SoCとVitisツール | 2024年12月 | 202412041700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 12月17日(火) 申込締切日：12/6 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1682 | FPGAとVivadoツール | 2024年12月 | 202412061700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 12月18日(水) 申込締切日：12/9 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1683 | FPGAとVivadoツール | 2024年12月 | 202412091700 | 1 |
| eembe.png | VitisAIプラットフォーム | 12月19日(木)-20日(金) 申込締切日：12/10 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1684 | SoCとVitisツール | 2024年12月 | 202412101700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 12月23日(月)-24日(火) 申込締切日：12/12 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1686 | HDL言語と検証 | 2024年12月 | 202412121700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【講義と演習】 | 12月23日(月) 申込締切日：12/12 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1706 | Versal Adaptive SoC | 2024年12月 | 202412121700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【演習のみ】 | 12月23日(月) 申込締切日：12/12 13:30~18:00 | 新横浜(hdLab) TC：4TC 現金：¥44,000 | 1707 | Versal Adaptive SoC | 2024年12月 | 202412121700 | 1 |
| eembe.png | PetaLinuxツールを使用したエンベデッドデザイン | 12月24日(火)-25日(水) 申込締切日：12/13 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1685 | SoCとVitisツール | 2024年12月 | 202412131700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 1月9日(木)-10日(金) 申込締切日：12/24 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 1688 | FPGAとVivadoツール | 2025年1月 | 202412241700 | 1 |
| AdovancedMin2.png | Versal AI Engine: Quick Start | 1月10日(金) 申込締切日：12/25 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 1689 | Versal Adaptive SoC | 2025年1月 | 202412251700 | 1 |
| eembe.png | Zynq SoC システムアーキテクチャ | 1月16日(木)-17日(金) 申込締切日：1/6 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1690 | SoCとVitisツール | 2025年1月 | 202501061700 | 1 |
| AdovancedMin2.png | Versal AI Engine 1: アーキテクチャとデザインフロー | 1月16日(木)-17日(金) 申込締切日：1/6 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | Versal Adaptive SoC | 2025年1月 | 202501061700 | 0 |
| eembe.png | ARTYを使用したMicroBlaze開発入門 | 1月21日(火) 申込締切日：1/9 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1692 | SoCとVitisツール | 2025年1月 | 202501091700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 1月21日(火)-22日(水) 申込締切日：1/9 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1693 | HDL言語と検証 | 2025年1月 | 202501091700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【講義と演習】 | 1月22日(水) 申込締切日：1/10 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | Versal Adaptive SoC | 2025年1月 | 202501101700 | 0 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【演習のみ】 | 1月22日(水) 申込締切日：1/10 13:30~18:00 | 新横浜(hdLab) TC：4TC 現金：¥44,000 | 開催中止 | Versal Adaptive SoC | 2025年1月 | 202501101700 | 0 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 1月23日(木) 申込締切日：1/14 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1694 | FPGAとVivadoツール | 2025年1月 | 202501141700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 1月23日(木)-24日(金) 申込締切日：1/14 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | SoCとVitisツール | 2025年1月 | 202501141700 | 0 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 1月24日(金) 申込締切日：1/15 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 開催中止 | FPGAとVivadoツール | 2025年1月 | 202501151700 | 0 |
| AdovancedMin2.png | Versal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング | 1月28日(火)-29日(水) 申込締切日：1/17 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | Versal Adaptive SoC | 2025年1月 | 202501171700 | 0 |
| embe.png | コラボレーション トレーニング ソフト＆ハード設計実装セミナー | 1月28日(火) 申込締切日：1/17 10:00~17:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1710 | SoCとVitisツール | 2025年1月 | 202501171700 | 1 |
| embe.png | Kria KV260 入門 | 1月29日(水) 申込締切日：1/20 13:00~18:00 | 新横浜(hdLab) TC：8TC (TCのみ) | 満席 | MPSoC/SoM | 2025年1月 | 202501201700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 1月29日(水) 申込締切日：1/20 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1699 | FPGAとVivadoツール | 2025年1月 | 202501201700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 1月30日(木) 申込締切日：1/21 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1700 | FPGAとVivadoツール | 2025年1月 | 202501211700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 1月30日(木)-31日(金) 申込締切日：1/21 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2025年1月 | 202501211700 | 0 |
| lang.png | FPGA向けRTL設計スタイルガイドセミナー | 1月30日(木)-31日(金) 申込締切日：1/21 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1702 | HDL言語と検証 | 2025年1月 | 202501211700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 2月4日(火)-5日(水) 申込締切日：1/24 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1711 | MPSoC/SoM | 2025年2月 | 202501241700 | 1 |
| embe.png | Kria KV260 Vision AI | 2月6日(木)-7日(金) 申込締切日：1/28 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1714 | MPSoC/SoM | 2025年2月 | 202501281700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 2月6日(木) 申込締切日：1/28 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1712 | FPGAとVivadoツール | 2025年2月 | 202501281700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 2月7日(金) 申込締切日：1/29 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 1713 | FPGAとVivadoツール | 2025年2月 | 202501291700 | 1 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 2月13日(木)-14日(金) 申込締切日：2/3 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1715 | SoCとVitisツール | 2025年2月 | 202502031700 | 1 |
| Vivado.png | PCI Express デザイン | 2月18日(火)-19日(水) 申込締切日：2/6 10:00~17:30 | オンライン TC：12TC 現金：¥132,000 | 1716 | FPGAとVivadoツール | 2025年2月 | 202502061700 | 1 |
| lang.png | Designing with SystemVerilog | 2月19日(水)-20日(木) 申込締切日：2/7 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1717 | HDL言語と検証 | 2025年2月 | 202502071700 | 1 |
| Vivado.png | デザイン クロージャ テクニック | 2月20日(木)-21日(金) 申込締切日：2/10 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1718 | FPGAとVivadoツール | 2025年2月 | 202502101700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【講義と演習】 | 2月21日(金) 申込締切日：2/12 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1719 | Versal Adaptive SoC | 2025年2月 | 202502121700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC Workshop【演習のみ】 | 2月21日(金) 申込締切日：2/12 13:30~18:00 | 新横浜(hdLab) TC：4TC 現金：¥44,000 | 1720 | Versal Adaptive SoC | 2025年2月 | 202502121700 | 1 |
| Vivado.png | IP インテグレーターツールによる設計 | 2月26日(水) 申込締切日：2/14 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1721 | FPGAとVivadoツール | 2025年2月 | 202502141700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 2月27日(木)-28日(金) 申込締切日：2/17 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1722 | HDL言語と検証 | 2025年2月 | 202502171700 | 1 |
| eembe.png | VITISアクセラレーション開発 | 2月27日(木)-28日(金) 申込締切日：2/17 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1723 | SoCとVitisツール | 2025年2月 | 202502171700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 3月4日(火) 申込締切日：2/20 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 1725 | Versal Adaptive SoC | 2025年3月 | 202502201700 | 1 |
| eembe.png | Embedded Systems Software Design Basic | 3月4日(火)-5日(水) 申込締切日：2/20 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1726 | SoCとVitisツール | 2025年3月 | 202502201700 | 1 |
| eembe.png | PetaLinuxツールを使用したエンベデッドデザイン | 3月5日(水)-6日(木) 申込締切日：2/21 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1728 | SoCとVitisツール | 2025年3月 | 202502211700 | 1 |
| eembe.png | Embedded Systems Software Design OS | 3月6日(木) 申込締切日：2/25 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1727 | SoCとVitisツール | 2025年3月 | 202502251700 | 1 |
| eembe.png | Migrating to the Vitis Unified IDE | 3月7日(金) 申込締切日：2/26 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1729 | SoCとVitisツール | 2025年3月 | 202502261700 | 1 |
| embe.png | OS and Hypervisors in Adaptive SoCs | 3月11日(火)-12日(水) 申込締切日：2/28 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1730 | MPSoC/SoM | 2025年3月 | 202502281700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 3月13日(木)-14日(金) 申込締切日：3/4 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 1731 | MPSoC/SoM | 2025年3月 | 202503041700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 3月13日(木) 申込締切日：3/4 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1732 | FPGAとVivadoツール | 2025年3月 | 202503041700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 3月14日(金) 申込締切日：3/5 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1733 | FPGAとVivadoツール | 2025年3月 | 202503051700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 3月18日(火) 申込締切日：3/7 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 1734 | FPGAとVivadoツール | 2025年3月 | 202503071700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 3月18日(火)-19日(水) 申込締切日：3/7 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1735 | HDL言語と検証 | 2025年3月 | 202503071700 | 1 |
| lang.png | Verification with SystemVerilog | 3月18日(火)-19日(水) 申込締切日：3/7 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1736 | HDL言語と検証 | 2025年3月 | 202503071700 | 1 |
| embe.png | Kria KV260 入門 | 3月19日(水) 申込締切日：3/10 13:00~18:00 | 新横浜(hdLab) TC：8TC (TCのみ) | 満席 | MPSoC/SoM | 2025年3月 | 202503101700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 3月24日(月)-25日(火) 申込締切日：3/12 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1738 | FPGAとVivadoツール | 2025年3月 | 202503121700 | 1 |
| embe.png | Embedded Heterogeneous Design | 3月25日(火)-26日(水) 申込締切日：3/13 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1739 | MPSoC/SoM | 2025年3月 | 202503131700 | 1 |
| eembe.png | VitisAIプラットフォーム | 3月27日(木)-28日(金) 申込締切日：3/17 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 1740 | SoCとVitisツール | 2025年3月 | 202503171700 | 1 |
Versal デバイスを対象とした設計をするには、さまざまな AMD Versal™ アダプティブ SoC 設計手法とテクニックを使用します。 また、アプリケーションのパーティショニング、デザインのクロージャ、電源および熱ソリューションを適用してデザインのパフォーマンスを向上させる方法も学びます。
このコースの重点項目は次のとおりです。
Versal デバイスの組み込みソフトウェア開発フローのデモンストレーション
▪ 提供された設計ツールと Versal アダプティブ SoC 設計手法を使用して、複雑なシステムを作成する
▪ 電力設計マネージャー (PDM) ツールを電力見積もりに活用する
▪ システムレベルのシミュレーションとデバッグの実行
▪ Versal アダプティブ SoC システムのパフォーマンスの向上
▪ Versal アダプティブ SoC 電源および熱ソリューションの特定
【ご注意下さい】
このコースの説明は日本語で行いますが、テキストは英語となります。
従来の「Versal ACAP: アーキテクチャとメソドロジー１、２」は「アーキテクチャ」と「デザインメソドロジー」に分割されました。
Versal Design Methodology Checklist (XTP751) TOPシート
| コース名 | Versal Adaptive SoC:デザインメソドロジー |
|---|---|
| ソフトウェアツール | ・Vivado ML Edition 2023.1 ・Vitis unified software platform 2023.1 ・PetaLinux Tools 2023.1 |
| ハードウェア | ・Architecture: Versal adaptive SoC ・Demo board: Versal VCK190 Evaluation Platform |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 12TC or 132,000円(税込) |
| 受講対象者 | ハードウエアエンジニア、ソフトウエアエンジニア、システムアーキテクト、DSPユーザー および Vesal Adaptive SoCデバイスの設計手法を学びたい方 |
| 受講要件 | ・AMD FPGA およびアダプティブ SoC に関する基礎知識 ・Vivado™ および Vitis™ ツールの基本的な知識 |
| コース内容 | ※テキストは全て英語です！ Day 1 ・Board System Design Methodology Describes PCB, power, clocking, and I/O considerations when designing a system. {Lecture} ・Embedded Software Development Describes the software development environments and embedded software development flows for Versal devices. Also introduces embedded software debugging. {Lecture, Lab} ・Software Build Flow Provides an overview of the different build flows, such as the do-it-yourself, Yocto Project, and PetaLinux tool flows. {Lecture, Lab} ・Software Stack Reviews the Versal device bare-metal, FreeRTOS, and Linux software stack and their components. {Lecture} ・Security Features Describes the security features of the Versal devices. {Lecture} ・System and Solution Planning Methodology Describes design partitioning, power, and thermal guidelines. Also reviews system debug, verification, and validation planning. {Lecture} ・Application Partitioning 1 Covers what application partitioning is and how the mapping of resources based on the models of computation can be performed. {Lecture} ・Power Design Manager Discusses using the new Power Design Manager tool, including import and export functions. {Lecture, Lab} Day 2 ・Hardware, IP, and Platform Development Methodology Describes the different Versal device design flows and covers the custom platform creation process using the Vivado IP integrator, RTL, HLS, and Vitis environment. {Lecture, Lab} ・System Integration and Validation Methodology Describes different simulation flows as well as timing and power closure techniques. Also explains how to improve system performance. {Lecture} ・Configuration and Debugging Describes the configuration and debug process for the Versal devices. Also covers the Versal device debug interfaces, such as the test access port (TAP) and debug access port (DAP) controller. {Lecture} ・Overview of HSDP Describes the high-speed debug port (HSDP) in the Versal device. Also goes over the steps to use the SmartLynq+ module for high-speed debugging. {Lecture, Lab} ・Fabric Debug Explains the fabric debug features available in the Versal devices and reviews the different debug IP cores supported for the Versal devices, such as the AXI Debug Hub, AXIS ILA, and AXIS VIO. {Lecture, Lab} ・System Simulation Explains how to perform system-level simulation in a Versal device design. {Lecture, Lab} ・Power and Thermal Solutions Discusses the power domains in the Versal adaptive SoC as well as power optimization and analysis techniques. Thermal design challenges are also covered. {Lecture} |