Versal Adaptive SoC:デザインメソドロジー

カテゴリCourseへのリンク日程会場、受講料状況category開催月締切時間Flag
embe.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション随時オンデマンド
TC：12TC
現金：¥132,000		1MPSoC/SoMオンデマンド2035103117001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ随時オンデマンド
TC：12TC
現金：¥132,000		2MPSoC/SoMオンデマンド2035103117001
Vivado.pngPCI Express デザイン随時オンデマンド
TC：12TC
現金：¥132,000		3FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start随時オンデマンド
TC：6TC
現金：¥66,000		4Versal Adaptive SoCオンデマンド2035103117001
lang.pngVerification with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
lang.pngDesigning with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
eembe.pngVitis HLSを使った高位合成随時オンデマンド
TC：12TC
現金：¥132,000		7SoCとVitisツールオンデマンド2035103117001
embe.pngKria KV260 Vision AI 随時オンデマンド
TC：12TC
現金：¥132,000		8MPSoC/SoMオンデマンド2035103117001
Vivado.pngVivado Design Suite でのFPGA設計導入随時オンデマンド
TC：8TC
現金：¥107,800		9FPGAとVivadoツールオンデマンド2035103117001
Vivado.pngVivado Design Suite でのFPGA設計導入4月3日(木)-4日(金)
申込締切日：3/25
10:00~17:30		オンライン
TC：8TC
現金：¥107,800		開催中止FPGAとVivadoツール2025年4月2025032517000
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門4月8日(火)
申込締切日：3/28
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		開催中止FPGAとVivadoツール2025年4月2025032817000
eembe.pngARTYを使用したMicroBlaze開発入門4月9日(水)
申込締切日：3/31
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2013SoCとVitisツール2025年4月2025033117001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級4月9日(水)-10日(木)
申込締切日：3/31
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2014HDL言語と検証2025年4月2025033117001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション4月10日(木)
申込締切日：4/1
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2015FPGAとVivadoツール2025年4月2025040117001
eembe.pngVitis HLSを使った高位合成4月15日(火)-16日(水)
申込締切日：4/4
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2016SoCとVitisツール2025年4月2025040417001
eembe.pngZynq SoC システムアーキテクチャ4月17日(木)-18日(金)
申込締切日：4/8
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2017SoCとVitisツール2025年4月2025040817001
Vivado.pngVivado Design Suite でのUltraFast設計手法4月22日(火)
申込締切日：4/11
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2018FPGAとVivadoツール2025年4月2025041117001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン4月22日(火)-23日(水)
申込締切日：4/11
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2022SoCとVitisツール2025年4月2025041117001
Vivado.pngVivado Design Suite でのインプリメント手法4月24日(木)
申込締切日：4/15
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		開催中止FPGAとVivadoツール2025年4月2025041517000
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ4月24日(木)-25日(金)
申込締切日：4/15
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止MPSoC/SoM2025年4月2025041517000
lang.pngFPGA向けRTL設計スタイルガイドセミナー4月24日(木)-25日(金)
申込締切日：4/15
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		開催中止HDL言語と検証2025年4月2025041517000
eembe.pngソフト＆ハード設計実装セミナー5月13日(火)
申込締切日：4/30
10:00~17:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2023SoCとVitisツール2025年5月2025043017001
AdovancedMin2.pngEmbedded Heterogeneous Design5月13日(火)-14日(水)
申込締切日：4/30
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2024Versal Adaptive SoC2025年5月2025043017001
embe.pngKria KV260 入門5月20日(火)
申込締切日：5/9
13:00~18:00		新横浜(hdLab)
TC：8TC (TCのみ)		満席MPSoC/SoM2025年5月2025050917001
embe.pngZynq UltraScale+ MPSoC ハードウェアデザイン5月20日(火)-21日(水)
申込締切日：5/9
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2026MPSoC/SoM2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング制約と解析5月20日(火)
申込締切日：5/9
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2027FPGAとVivadoツール2025年5月2025050917001
Vivado.pngVivado Design Suite でのタイミング クロージャ5月22日(木)
申込締切日：5/13
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2028FPGAとVivadoツール2025年5月2025051317001
Vivado.pngPCI Express デザイン5月22日(木)-23日(金)
申込締切日：5/13
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		2029FPGAとVivadoツール2025年5月2025051317001
embe.pngKria KV260 Vision AI 5月27日(火)-28日(水)
申込締切日：5/16
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2031MPSoC/SoM2025年5月2025051617001
eembe.pngZynq SoC エンベデッドシステム開発5月29日(木)-30日(金)
申込締切日：5/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2032SoCとVitisツール2025年5月2025052017001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級5月29日(木)-30日(金)
申込締切日：5/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2033HDL言語と検証2025年5月2025052017001
eembe.pngMigrating to the Vitis Unified IDE6月3日(火)
申込締切日：5/23
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2035SoCとVitisツール2025年6月2025052317001
eembe.pngEmbedded Systems Software Design Basic6月4日(水)-5日(木)
申込締切日：5/26
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2036SoCとVitisツール2025年6月2025052617001
eembe.pngEmbedded Systems Software Design OS6月6日(金)
申込締切日：5/28
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2037SoCとVitisツール2025年6月2025052817001
Vivado.pngデザイン クロージャ テクニック デザイン＆パワー6月5日(木)
申込締切日：5/27
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2038FPGAとVivadoツール2025年6月2025052717001
Vivado.pngタイミングクロージャテクニックPart16月9日(月)
申込締切日：5/29
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2039FPGAとVivadoツール2025年6月2025052917001
Vivado.pngタイミングクロージャテクニックPart26月10日(火)
申込締切日：5/30
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2040FPGAとVivadoツール2025年6月2025053017001
eembe.pngVitis Model Composer6月10日(火)-11日(水)
申込締切日：5/30
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2041SoCとVitisツール2025年6月2025053017001
Vivado.pngIP インテグレーターツールによる設計6月11日(水)
申込締切日：6/2
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2042FPGAとVivadoツール2025年6月2025060217001
eembe.pngPetaLinuxツールを使用したエンベデッドデザイン6月12日(木)-13日(金)
申込締切日：6/3
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2043SoCとVitisツール2025年6月2025060317001
Vivado.pngVivado Design Suite でのFPGA設計導入6月19日(木)-20日(金)
申込締切日：6/10
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		2044FPGAとVivadoツール2025年6月2025061017001
lang.pngVerification with SystemVerilog6月19日(木)-20日(金)
申込締切日：6/10
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2045HDL言語と検証2025年6月2025061017001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション6月23日(月)
申込締切日：6/12
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2050FPGAとVivadoツール2025年6月2025061217001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編6月24日(火)
申込締切日：6/13
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2046FPGAとVivadoツール2025年6月2025061317001
AdovancedMin2.pngVersal adaptive SoC: Quick Start6月25日(水)
申込締切日：6/16
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2047Versal Adaptive SoC2025年6月2025061617001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級6月26日(木)-27日(金)
申込締切日：6/17
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2048HDL言語と検証2025年6月2025061717001
eembe.pngVitisAIプラットフォーム6月26日(木)-27日(金)
申込締切日：6/17
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2049SoCとVitisツール2025年6月2025061717001

Versal デバイスを対象とした設計をするには、さまざまな AMD Versal™ アダプティブ SoC 設計手法とテクニックを使用します。 また、アプリケーションのパーティショニング、デザインのクロージャ、電源および熱ソリューションを適用してデザインのパフォーマンスを向上させる方法も学びます。
このコースの重点項目は次のとおりです。

Versal デバイスの組み込みソフトウェア開発フローのデモンストレーション
▪ 提供された設計ツールと Versal アダプティブ SoC 設計手法を使用して、複雑なシステムを作成する
▪ 電力設計マネージャー (PDM) ツールを電力見積もりに活用する
▪ システムレベルのシミュレーションとデバッグの実行
▪ Versal アダプティブ SoC システムのパフォーマンスの向上
▪ Versal アダプティブ SoC 電源および熱ソリューションの特定

【ご注意下さい】

このコースの説明は日本語で行いますが、テキストは英語となります。
従来の「Versal ACAP: アーキテクチャとメソドロジー１、２」は「アーキテクチャ」と「デザインメソドロジー」に分割されました。

Versal Design Methodology Checklist (XTP751) TOPシート

コース名Versal Adaptive SoC:デザインメソドロジー
ソフトウェアツール・Vivado ML Edition 2023.1
・Vitis unified software platform 2023.1
・PetaLinux Tools 2023.1
ハードウェア・Architecture: Versal adaptive SoC
・Demo board: Versal VCK190 Evaluation Platform
トレーニング期間2日間
受講料1名様　12TC or 132,000円(税込)
受講対象者ハードウエアエンジニア、ソフトウエアエンジニア、システムアーキテクト、DSPユーザー および Vesal Adaptive SoCデバイスの設計手法を学びたい方
受講要件・AMD FPGA およびアダプティブ SoC に関する基礎知識
・Vivado™ および Vitis™ ツールの基本的な知識
コース内容※テキストは全て英語です！
Day 1
・Board System Design Methodology
Describes PCB, power, clocking, and I/O considerations when designing a system. {Lecture}
・Embedded Software Development
Describes the software development environments and embedded software development flows for Versal devices. Also introduces embedded software debugging. {Lecture, Lab}
・Software Build Flow
Provides an overview of the different build flows, such as the do-it-yourself, Yocto Project, and PetaLinux tool flows. {Lecture, Lab}
・Software Stack
Reviews the Versal device bare-metal, FreeRTOS, and Linux software stack and their components. {Lecture}
・Security Features
Describes the security features of the Versal devices. {Lecture}
・System and Solution Planning Methodology
Describes design partitioning, power, and thermal guidelines. Also reviews system debug, verification, and validation planning. {Lecture}
・Application Partitioning 1
Covers what application partitioning is and how the mapping of resources based on the models of computation can be performed. {Lecture}
・Power Design Manager
Discusses using the new Power Design Manager tool, including import and export functions. {Lecture, Lab}
Day 2
・Hardware, IP, and Platform Development Methodology
Describes the different Versal device design flows and covers the custom platform creation process using the Vivado IP integrator, RTL, HLS, and Vitis environment. {Lecture, Lab}
・System Integration and Validation Methodology
Describes different simulation flows as well as timing and power closure techniques. Also explains how to improve system performance. {Lecture}
・Configuration and Debugging
Describes the configuration and debug process for the Versal devices. Also covers the Versal device debug interfaces, such as the test access port (TAP) and debug access port (DAP) controller. {Lecture}
・Overview of HSDP
Describes the high-speed debug port (HSDP) in the Versal device. Also goes over the steps to use the SmartLynq+ module for high-speed debugging. {Lecture, Lab}
・Fabric Debug
Explains the fabric debug features available in the Versal devices and reviews the different debug IP cores supported for the Versal devices, such as the AXI Debug Hub, AXIS ILA, and AXIS VIO. {Lecture, Lab}
・System Simulation
Explains how to perform system-level simulation in a Versal device design. {Lecture, Lab}
・Power and Thermal Solutions
Discusses the power domains in the Versal adaptive SoC as well as power optimization and analysis techniques. Thermal design challenges are also covered. {Lecture}