Vitis HLSを使った高位合成
| カテゴリ | Courseへのリンク | 日程 | 会場、受講料 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| embe.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 1 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 2 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| Vivado.png | PCI Express デザイン | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 3 | FPGAとVivadoツール | オンデマンド | 203510311700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 随時 | オンデマンド TC：6TC 現金：¥66,000 | 4 | Versal Adaptive SoC | オンデマンド | 203510311700 | 1 |
| lang.png | Verification with SystemVerilog | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 受付停止 | HDL言語と検証 | オンデマンド | 203510311700 | 1 |
| lang.png | Designing with SystemVerilog | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 受付停止 | HDL言語と検証 | オンデマンド | 203510311700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 7 | SoCとVitisツール | オンデマンド | 203510311700 | 1 |
| embe.png | Kria KV260 Vision AI | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 8 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 9 | FPGAとVivadoツール | オンデマンド | 203510311700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 3月4日(火) 申込締切日：2/20 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 1725 | Versal Adaptive SoC | 2025年3月 | 202502201700 | 1 |
| eembe.png | Embedded Systems Software Design Basic | 3月4日(火)-5日(水) 申込締切日：2/20 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | SoCとVitisツール | 2025年3月 | 202502201700 | 0 |
| eembe.png | PetaLinuxツールを使用したエンベデッドデザイン | 3月5日(水)-6日(木) 申込締切日：2/21 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 開催中止 | SoCとVitisツール | 2025年3月 | 202502211700 | 0 |
| eembe.png | Embedded Systems Software Design OS | 3月6日(木) 申込締切日：2/25 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | SoCとVitisツール | 2025年3月 | 202502251700 | 0 |
| eembe.png | Migrating to the Vitis Unified IDE | 3月7日(金) 申込締切日：2/26 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 1729 | SoCとVitisツール | 2025年3月 | 202502261700 | 1 |
| embe.png | OS and Hypervisors in Adaptive SoCs | 3月11日(火)-12日(水) | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2025年3月 | 202502281700 | 0 |
| embe.png | Zynq UltraScale+ MPSoC Boot and Platform Management | 3月13日(木)-14日(金) 申込締切日：3/4 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2025年3月 | 202503041700 | 0 |
| Vivado.png | タイミングクロージャテクニックPart1 | 3月13日(木) 申込締切日：3/4 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1732 | FPGAとVivadoツール | 2025年3月 | 202503041700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 3月14日(金) 申込締切日：3/5 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 1733 | FPGAとVivadoツール | 2025年3月 | 202503051700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 3月18日(火) 申込締切日：3/7 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 満席 | FPGAとVivadoツール | 2025年3月 | 202503071700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 3月18日(火)-19日(水) 申込締切日：3/7 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1735 | HDL言語と検証 | 2025年3月 | 202503071700 | 1 |
| lang.png | Verification with SystemVerilog | 3月18日(火)-19日(水) 申込締切日：3/7 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 1736 | HDL言語と検証 | 2025年3月 | 202503071700 | 1 |
| embe.png | Kria KV260 入門 | 3月19日(水) 申込締切日：3/10 13:00~18:00 | 新横浜(hdLab) TC：8TC (TCのみ) | 満席 | MPSoC/SoM | 2025年3月 | 202503101700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 3月24日(月)-25日(火) 申込締切日：3/12 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 1738 | FPGAとVivadoツール | 2025年3月 | 202503121700 | 1 |
| embe.png | Embedded Heterogeneous Design | 3月25日(火)-26日(水) 申込締切日：3/13 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2025年3月 | 202503131700 | 0 |
| eembe.png | VitisAIプラットフォーム | 3月27日(木)-28日(金) | オンライン TC：12TC 現金：¥132,000 | 開催中止 | SoCとVitisツール | 2025年3月 | 202503171700 | 0 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 4月3日(木)-4日(金) 申込締切日：3/25 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 開催中止 | FPGAとVivadoツール | 2025年4月 | 202503251700 | 0 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 4月8日(火) 申込締切日：3/28 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2012 | FPGAとVivadoツール | 2025年4月 | 202503281700 | 1 |
| eembe.png | ARTYを使用したMicroBlaze開発入門 | 4月9日(水) 申込締切日：3/31 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2013 | SoCとVitisツール | 2025年4月 | 202503311700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 4月9日(水)-10日(木) 申込締切日：3/31 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2014 | HDL言語と検証 | 2025年4月 | 202503311700 | 1 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 4月10日(木) 申込締切日：4/1 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2015 | FPGAとVivadoツール | 2025年4月 | 202504011700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 4月15日(火)-16日(水) 申込締切日：4/4 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2016 | SoCとVitisツール | 2025年4月 | 202504041700 | 1 |
| eembe.png | Zynq SoC システムアーキテクチャ | 4月17日(木)-18日(金) 申込締切日：4/8 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2017 | SoCとVitisツール | 2025年4月 | 202504081700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 4月22日(火) 申込締切日：4/11 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2018 | FPGAとVivadoツール | 2025年4月 | 202504111700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 4月24日(木) 申込締切日：4/15 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2019 | FPGAとVivadoツール | 2025年4月 | 202504151700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 4月24日(木)-25日(金) 申込締切日：4/15 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2020 | MPSoC/SoM | 2025年4月 | 202504151700 | 1 |
| lang.png | FPGA向けRTL設計スタイルガイドセミナー | 4月24日(木)-25日(金) 申込締切日：4/15 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 2021 | HDL言語と検証 | 2025年4月 | 202504151700 | 1 |
| eembe.png | ソフト＆ハード設計実装セミナー | 5月13日(火) 申込締切日：4/30 10:00~17:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2023 | SoCとVitisツール | 2025年5月 | 202504301700 | 1 |
| AdovancedMin2.png | Embedded Heterogeneous Design | 5月13日(火)-14日(水) 申込締切日：4/30 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2024 | Versal Adaptive SoC | 2025年5月 | 202504301700 | 1 |
| embe.png | Kria KV260 入門 | 5月20日(火) 申込締切日：5/9 13:00~18:00 | 新横浜(hdLab) TC：8TC (TCのみ) | 2025 | MPSoC/SoM | 2025年5月 | 202505091700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 5月20日(火)-21日(水) 申込締切日：5/9 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2026 | MPSoC/SoM | 2025年5月 | 202505091700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 5月20日(火) 申込締切日：5/9 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2027 | FPGAとVivadoツール | 2025年5月 | 202505091700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 5月22日(木) 申込締切日：5/13 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2028 | FPGAとVivadoツール | 2025年5月 | 202505131700 | 1 |
| Vivado.png | PCI Express デザイン | 5月22日(木)-23日(金) 申込締切日：5/13 10:00~17:30 | オンライン TC：12TC 現金：¥132,000 | 2029 | FPGAとVivadoツール | 2025年5月 | 202505131700 | 1 |
| embe.png | Kria KV260 Vision AI | 5月27日(火)-28日(水) 申込締切日：5/16 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2031 | MPSoC/SoM | 2025年5月 | 202505161700 | 1 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 5月29日(木)-30日(金) 申込締切日：5/20 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2032 | SoCとVitisツール | 2025年5月 | 202505201700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 5月29日(木)-30日(金) 申込締切日：5/20 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2033 | HDL言語と検証 | 2025年5月 | 202505201700 | 1 |
| eembe.png | Migrating to the Vitis Unified IDE | 6月3日(火) 申込締切日：5/23 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2035 | SoCとVitisツール | 2025年6月 | 202505231700 | 1 |
| eembe.png | Embedded Systems Software Design Basic | 6月4日(水)-5日(木) 申込締切日：5/26 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2036 | SoCとVitisツール | 2025年6月 | 202505261700 | 1 |
| eembe.png | Embedded Systems Software Design OS | 6月6日(金) 申込締切日：5/28 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2037 | SoCとVitisツール | 2025年6月 | 202505281700 | 1 |
| Vivado.png | デザイン クロージャ テクニック デザイン＆パワー | 6月5日(木) 申込締切日：5/27 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2038 | FPGAとVivadoツール | 2025年6月 | 202505271700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 6月9日(月) 申込締切日：5/29 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2039 | FPGAとVivadoツール | 2025年6月 | 202505291700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 6月10日(火) 申込締切日：5/30 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2040 | FPGAとVivadoツール | 2025年6月 | 202505301700 | 1 |
| eembe.png | Vitis Model Composer | 6月10日(火)-11日(水) 申込締切日：5/30 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2041 | SoCとVitisツール | 2025年6月 | 202505301700 | 1 |
| Vivado.png | IP インテグレーターツールによる設計 | 6月11日(水) 申込締切日：6/2 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2042 | FPGAとVivadoツール | 2025年6月 | 202506021700 | 1 |
| eembe.png | PetaLinuxツールを使用したエンベデッドデザイン | 6月12日(木)-13日(金) 申込締切日：6/3 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 2043 | SoCとVitisツール | 2025年6月 | 202506031700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 6月19日(木)-20日(金) 申込締切日：6/10 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 2044 | FPGAとVivadoツール | 2025年6月 | 202506101700 | 1 |
| lang.png | Verification with SystemVerilog | 6月19日(木)-20日(金) 申込締切日：6/10 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2045 | HDL言語と検証 | 2025年6月 | 202506101700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 6月24日(火) 申込締切日：6/13 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2046 | FPGAとVivadoツール | 2025年6月 | 202506131700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 6月25日(水) 申込締切日：6/16 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2047 | Versal Adaptive SoC | 2025年6月 | 202506161700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 6月26日(木)-27日(金) 申込締切日：6/17 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2048 | HDL言語と検証 | 2025年6月 | 202506171700 | 1 |
| eembe.png | VitisAIプラットフォーム | 6月26日(木)-27日(金) 申込締切日：6/17 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2049 | SoCとVitisツール | 2025年6月 | 202506171700 | 1 |
このコースでは、Vitis™HLSツールの使用方法について説明します。
このコースの焦点は次のとおりです。
・Vitis™ HLSを使用した生産性の向上
・高位合成フロー
・Vitis HLSを使った最初のプロジェクト
・テストベンチの重要性を認識する
・指示子を使用したパフォーマンスとエリアの改善と RTL インターフェイスの選択
・よくあるコーディングの落とし穴と、RTL / ハードウェア向けのコーディング改善方法
・Vitis HLSで生成されたブロックのシステム レベルでの統合
| コース名 | Vitis HLSを使った高位合成 |
|---|---|
| ソフトウェアツール | VitisHLS 2020.2 |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 12TC or 132,000円(税込) |
| 受講対象者 | 高位合成を使用するハードウエアエンジニアおよびソフトウエアエンジニア ザイリンクスデバイスを使ってハードウエアを構築する方 |
| 受講要件 | ・C/C++言語に精通している ・高位合成の基礎知識を有する |
| コース内容 | 1. 高位合成の概要 2. Vitis HLSフロー 3. 指示子によるデザインの探索 4. Vitis HLS ツール コマンドライン インターフェイス 5. HLS UltraFast 設計手法の概要 6. I/O インターフェイスの概要 7. ブロックレベルI/O プロトコル 8. ポートレベルのプロトコル 9. ポートレベルのI/O プロトコル: AXI4 インターフェイス 10. ポートレベルのI/O プロトコル: メモリインターフェイス 11. パフォーマンスのためのパイプライン処理: PIPELINE 12. パフォーマンスのためのパイプライン処理: DATAFLOW 13. パフォーマンスのための構造の最適化 14. Vitis HLSのデフォルト動作: レイテンシ 15. レイテンシの削減 16. エリアおよびリソース使用率の向上 17. Vitis HLSへの移行 18. HLS デザインフロー - システム統合 19. Vitis HLSツールのCライブラリ: 任意精度 20. ハードウェア モデリング 21. Vitis HLSでのポインタの使用 |
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