Vivado Design Suite を使用したIPの管理

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
Vivado.pngVivado Design Suite を使用したIPの管理8/2(火)
申込締切日:7/22
10:00~17:30
オンライン1229FPGAデバイス&ツールコース2022年8月2022072217001
Vivado.pngVivado Design Suite でのFPGA設計導入8/4(木)~8/5(金)
申込締切日:7/26
10:00~17:30
オンライン開催中止FPGAデバイス&ツールコース2022年8月2022072617000
no_image.pngVITISアクセラレーション開発開催決定・締切延長
8/4(木)~8/5(金)
申込締切日:7/26 → 7/28
10:00~18:00
オンライン1231アドバンスドコース2022年8月2022072817001
embe.pngZynq SoC エンベデッドシステム開発8/9(火)~8/10(水)
申込締切日:7/29
10:00~18:00
オンライン1232エンベデッドコース2022年8月2022072917001
embe.pngPetaLinuxツールを使用したエンベデッドデザイン8/18(木)~8/19(金)
申込締切日:8/5
10:00~18:00
オンライン開催中止エンベデッドコース2022年8月2022080517000
Vivado.pngVivado Design Suite でのUltraFast設計手法8/18(木)
申込締切日:8/5
10:00~17:30
オンライン1234FPGAデバイス&ツールコース2022年8月2022080517001
Vivado.pngVivado Design Suite でのインプリメント手法8/19(金)
申込締切日:8/8
10:00~17:30
オンライン1235FPGAデバイス&ツールコース2022年8月2022080817001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級8/23(火)~8/24(水)
申込締切日:8/10
10:00~18:00
オンライン1236FPGAデバイス&ツールコース2022年8月2022081017001
embe.pngVITISでのエンベデッドシステムソフトウェア開発8/25(木)~8/26(金)
申込締切日:8/16
10:00~18:00
新横浜(hdLab)1237エンベデッドコース2022年8月2022081617001
embe.pngSDKユーザのためのVITIS8/26(金)
申込締切日:8/17
10:00~18:00
オンライン1238エンベデッドコース2022年8月2022081717001
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級8/30(火)~8/31(水)
申込締切日:8/19
10:00~18:00
オンライン1239FPGAデバイス&ツールコース2022年8月2022081917001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー18/30(火)~8/31(水)
申込締切日:8/19
10:00~18:00
オンライン1240アドバンスドコース2022年8月2022081917001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー29/1(木)
申込締切日:8/23
10:00~18:00
オンライン1241アドバンスドコース2022年9月2022082317001
no_image.pngVersal ACAP: ネットワーク オン チップ9/2(金)
申込締切日:8/24
10:00~18:00
オンライン1242アドバンスドコース2022年9月2022082417001
Vivado.pngVivado Design Suite ツールフロー9/5(月)
申込締切日:8/25
10:00~17:30
オンライン1243FPGAデバイス&ツールコース2022年9月2022082517001
Vivado.pngVivado Design Suite でのタイミング制約と解析9/6(火)
申込締切日:8/26
10:00~17:30
オンライン1244FPGAデバイス&ツールコース2022年9月2022082617001
Vivado.pngVivado Design Suite でのタイミング クロージャ9/8(木)
申込締切日:8/30
10:00~17:30
オンライン1245FPGAデバイス&ツールコース2022年9月2022083017001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発9/8(木)~9/9(金)
申込締切日:8/30
10:00~18:00
オンライン1246エンベデッドコース2022年9月2022083017001
Vivado.pngVivado Design Suite でのFPGA設計導入9/13(火)~9/14(水)
申込締切日:9/2
10:00~17:30
オンライン1247FPGAデバイス&ツールコース2022年9月2022090217001
no_image.pngVersal AI Engine 1: アーキテクチャとデザインフロー9/13(火)~9/14(水)
申込締切日:9/2
10:00~18:00
オンライン1248アドバンスドコース2022年9月2022090217001
no_image.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング9/15(木)~9/16(金)
申込締切日:9/6
10:00~18:00
オンライン1249アドバンスドコース2022年9月2022090617001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン9/27(火)~9/28(水)
申込締切日:9/14
10:00~18:00
ハイブリッド開催
オンライン or
新横浜(hdLab)
1250アドバンスドコース2022年9月2022091417001
no_image.pngVitisAIプラットフォーム9/29(木)~9/30(金)
申込締切日:9/16
10:00~18:00
ハイブリッド開催
オンライン or
新横浜(hdLab)
1251アドバンスドコース2022年9月2022091617001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション10/3(月)
申込締切日:9/21
10:00~17:30
新横浜(hdLab)1253FPGAデバイス&ツールコース2022年10月2022092117001
Vivado.pngVivado Design Suite を使用したIPの管理10/4(火)
申込締切日:9/22
10:00~17:30
オンライン1254FPGAデバイス&ツールコース2022年10月2022092217001
DSP.pngVitis HLSを使った高位合成10/4(火)~10/5(水)
申込締切日:9/22
10:00~18:00
オンライン1255DSPコース2022年10月2022092217001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門10/6(木)
申込締切日:9/27
10:00~17:30
新横浜(hdLab)1256FPGAデバイス&ツールコース2022年10月2022092717001
embe.pngARTYを使用したMicroBlaze開発入門10/7(金)
申込締切日:9/28
10:00~17:30
新横浜(hdLab)1257エンベデッドコース2022年10月2022092817001
Vivado.pngVivado Design Suite でのUltraFast設計手法10/11(火)
申込締切日:9/29
10:00~17:30
オンライン1258FPGAデバイス&ツールコース2022年10月2022092917001
Vivado.pngVivado Design Suite でのインプリメント手法10/13(木)
申込締切日:10/3
10:00~17:30
オンライン1259FPGAデバイス&ツールコース2022年10月2022100317001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ10/13(木)~10/14(金)
申込締切日:10/3
10:00~18:00
オンライン1260アドバンスドコース2022年10月2022100317001
Vivado.pngVivado Design Suite でのFPGA設計導入10/17(月)~10/18(火)
申込締切日:10/5
10:00~17:30
オンライン1261FPGAデバイス&ツールコース2022年10月2022100517001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級10/20(木)~10/21(金)
申込締切日:10/11
10:00~18:00
オンライン1262FPGAデバイス&ツールコース2022年10月2022101117001
embe.pngZynq SoC システムアーキテクチャ10/20(木)~10/21(金)
申込締切日:10/11
10:00~18:00
オンライン1263エンベデッドコース2022年10月2022101117001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー10/25(火)~10/26(水)
申込締切日:10/14
10:00~18:00
新横浜(hdLab)1264FPGAデバイス&ツールコース2022年10月2022101417001

このコースでは、ザイリンクス FPGAの設計生産性を高めるための IPの管理方法を中心に説明します。
Vivado Design Suite で自分のデザインをIPとしてパッケージする手法をはじめ、リビジョン管理やデバッグに関する情報など従来のトレーニングにはなかったIPをメインにした内容になります。

[このコースで学べること]

コース名Vivado Design Suite を使用したIPの管理
ソフトウェアツールVivado Design Suite 2016.1
※演習は2019.1を使用
トレーニング期間1日間
受講料1名様 4TC or 53,900円(税込)
受講対象者・Vivado Design Suiteを利用して効率良く設計したい方
・IPを使う方
・IPを作る方
・設計リソースの流用を考えている方
受講要件・Vivado Design Suiteの操作方法の基本的な知識を有する
コース内容基本的なIPの利用方法
・IPカタログによるIPのカスタマイズとデザインへの取り込み
・カスタマイズ済みIPの利用
・IPインテグレーターによるデザイン
・IPのバージョンアップ(IP Upgrade)
カスタムIPの作成による設計リソースの共有化
・カスタムIPのパッケージ化の手順
・演習
IPの管理方法
・IP コンテナーの使用によるIPファイル用のリビジョン管理の簡素化
・[Managed IP]によるIPの集約管理
・演習
IPインテグレーターによるデザイン
・IP インテグレーター (IPI)の理解
・IPI ブロックデザインの作成
・IPI ブロックデザインでのデバッグフロー
・演習