FPGA向けRTL設計スタイルガイドセミナー
| カテゴリ | Courseへのリンク | 日程 | 会場、受講料 | 状況 | category | 開催月 | 締切時間 | Flag |
|---|---|---|---|---|---|---|---|---|
| embe.png | Zynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 1 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 2 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| Vivado.png | PCI Express デザイン | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 3 | FPGAとVivadoツール | オンデマンド | 203510311700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 随時 | オンデマンド TC：6TC 現金：¥66,000 | 4 | Versal Adaptive SoC | オンデマンド | 203510311700 | 1 |
| lang.png | Verification with SystemVerilog | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 受付停止 | HDL言語と検証 | オンデマンド | 203510311700 | 1 |
| lang.png | Designing with SystemVerilog | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 受付停止 | HDL言語と検証 | オンデマンド | 203510311700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 7 | SoCとVitisツール | オンデマンド | 203510311700 | 1 |
| embe.png | Kria KV260 Vision AI | 随時 | オンデマンド TC：12TC 現金：¥132,000 | 8 | MPSoC/SoM | オンデマンド | 203510311700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 随時 | オンデマンド TC：8TC 現金：¥107,800 | 9 | FPGAとVivadoツール | オンデマンド | 203510311700 | 1 |
| lang.png | Designing with SystemVerilog | 11月4日(火)-5日(水) 申込締切日：10/23 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2121 | HDL言語と検証 | 2025年11月 | 202510231700 | 1 |
| embe.png | Kria KV260 入門 | 11月5日(水) 申込締切日：10/24 13:00~18:00 | 新横浜(hdLab) TC：8TC 現金：TCのみ | 満席 | MPSoC/SoM | 2025年11月 | 202510241700 | 1 |
| embe.png | Kria KV260 Vision AI | 11月6日(木)-7日(金) 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | MPSoC/SoM | 2025年11月 | 202510271700 | 0 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 11月6日(木) 申込締切日：10/27 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2124 | FPGAとVivadoツール | 2025年11月 | 202510271700 | 1 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 11月7日(金) 申込締切日：10/28 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2125 | FPGAとVivadoツール | 2025年11月 | 202510281700 | 1 |
| eembe.png | ソフト＆ハード設計実装セミナー | 11月11日(火) 申込締切日：10/30 10:00~17:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 開催中止 | SoCとVitisツール | 2025年11月 | 202510301700 | 0 |
| AdovancedMin2.png | Embedded Heterogeneous Design | 11月11日(火)-12日(水) 申込締切日：10/30 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | Versal Adaptive SoC | 2025年11月 | 202510301700 | 0 |
| Vivado.png | Vivado Design Suite ツールフロー | 11月13日(木) 申込締切日：11/4 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2128 | FPGAとVivadoツール | 2025年11月 | 202511041700 | 1 |
| AdovancedMin2.png | Versal Gen2 アーキテクチャ | 11月13日(木)-14日(金) 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | Versal Adaptive SoC | 2025年11月 | 202511041700 | 0 |
| Vivado.png | Spartan UltraScale+ FPGA: Architecture | 11月17日(月)-18日(火) 申込締切日：11/6 10:00~17:30 | オンライン TC：12TC 現金：¥132,000 | 開催中止 | FPGAとVivadoツール | 2025年11月 | 202511061700 | 0 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 11月18日(火)-19日(水) 申込締切日：11/7 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2131 | HDL言語と検証 | 2025年11月 | 202511071700 | 1 |
| Vivado.png | PCI Express デザイン | 11月20日(木)-21日(金) 申込締切日：11/11 10:00~17:30 | オンライン TC：12TC 現金：¥132,000 | 2132 | FPGAとVivadoツール | 2025年11月 | 202511111700 | 1 |
| AdovancedMin2.png | Versal AI Engine 3: Kernel Programming and Optimization | 11月20日(木)-21日(金) 申込締切日：11/11 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2133 | Versal Adaptive SoC | 2025年11月 | 202511111700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC ハードウェアデザイン | 11月25日(火)-26日(水) 申込締切日：11/13 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2134 | MPSoC/SoM | 2025年11月 | 202511131700 | 1 |
| eembe.png | Embedded Systems Software Design Basic | 11月26日(水)-27日(木) 申込締切日：11/14 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 開催中止 | SoCとVitisツール | 2025年11月 | 202511141700 | 0 |
| eembe.png | Embedded Systems Software Design OS | 11月28日(金) 申込締切日：11/18 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2136 | SoCとVitisツール | 2025年11月 | 202511181700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 12月2日(火)-3日(水) 申込締切日：11/20 10:00~17:30 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 2138 | FPGAとVivadoツール | 2025年12月 | 202511201700 | 1 |
| lang.png | Verification with SystemVerilog | 12月2日(火)-3日(水) 申込締切日：11/20 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2139 | HDL言語と検証 | 2025年12月 | 202511201700 | 1 |
| eembe.png | Zynq SoC システムアーキテクチャ | 12月2日(火)-3日(水) 申込締切日：11/20 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2140 | SoCとVitisツール | 2025年12月 | 202511201700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC: Quick Start | 12月4日(木) 申込締切日：11/25 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2141 | Versal Adaptive SoC | 2025年12月 | 202511251700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC:アーキテクチャ | 12月8日(月)-9日(火) 申込締切日：11/27 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2142 | Versal Adaptive SoC | 2025年12月 | 202511271700 | 1 |
| eembe.png | ZYBOを使ったカラーバー発生回路作成 | 12月10日(水) 申込締切日：12/1 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2143 | SoCとVitisツール | 2025年12月 | 202512011700 | 1 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ 基礎編 | 12月11日(木) 申込締切日：12/2 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2144 | FPGAとVivadoツール | 2025年12月 | 202512021700 | 1 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 12月12日(金) 申込締切日：12/3 10:00~17:30 | 新横浜(hdLab) TC：4TC 現金：¥53,900 | 2145 | FPGAとVivadoツール | 2025年12月 | 202512031700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC:デザインメソドロジーPart1 | 12月10日(水)-11日(木) 申込締切日：12/1 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2146 | Versal Adaptive SoC | 2025年12月 | 202512011700 | 1 |
| AdovancedMin2.png | Versal adaptive SoC:デザインメソドロジーPart2 | 12月12日(金) 申込締切日：12/3 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2147 | Versal Adaptive SoC | 2025年12月 | 202512031700 | 1 |
| lang.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 12月11日(木)-12日(金) 申込締切日：12/2 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2148 | HDL言語と検証 | 2025年12月 | 202512021700 | 1 |
| eembe.png | ARTYを使用したMicroBlaze-v開発入門 | 12月15日(月) 申込締切日：12/4 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2149 | SoCとVitisツール | 2025年12月 | 202512041700 | 1 |
| eembe.png | Migrating to the Vitis Unified IDE | 12月16日(火) 申込締切日：12/5 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2150 | SoCとVitisツール | 2025年12月 | 202512051700 | 1 |
| eembe.png | Zynq SoC エンベデッドシステム開発 | 12月16日(火)-17日(水) 申込締切日：12/5 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2151 | SoCとVitisツール | 2025年12月 | 202512051700 | 1 |
| AdovancedMin2.png | Versal Adaptive SoC:ネットワーク オン チップ | 12月17日(水) 申込締切日：12/8 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2152 | Versal Adaptive SoC | 2025年12月 | 202512081700 | 1 |
| Vivado.png | デザイン クロージャ テクニック デザイン＆パワー | 12月18日(木) 申込締切日：12/9 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2153 | FPGAとVivadoツール | 2025年12月 | 202512091700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart1 | 12月22日(月) 申込締切日：12/11 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2154 | FPGAとVivadoツール | 2025年12月 | 202512111700 | 1 |
| Vivado.png | タイミングクロージャテクニックPart2 | 12月23日(火) 申込締切日：12/12 10:00~17:30 | オンライン TC：6TC 現金：¥66,000 | 2155 | FPGAとVivadoツール | 2025年12月 | 202512121700 | 1 |
| eembe.png | ソフト＆ハード システム設計セミナー | 12月23日(火)-24日(水) 申込締切日：12/12 10:00~17:00 | 新横浜(hdLab) TC：16TC 現金：¥176,000 | 2156 | SoCとVitisツール | 2025年12月 | 202512121700 | 1 |
| eembe.png | Yoctoを使用した組み込みLinux開発 | 1月14日(水) 申込締切日：12/26 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2158 | SoCとVitisツール | 2026年1月 | 202512261700 | 1 |
| AdovancedMin2.png | Versal AI Engine: Quick Start | 1月14日(水) 申込締切日：12/26 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2159 | Versal Adaptive SoC | 2026年1月 | 202512261700 | 1 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 1月15日(木)-16日(金) 申込締切日：1/5 10:00~17:30 | オンライン TC：8TC 現金：¥107,800 | 2160 | FPGAとVivadoツール | 2026年1月 | 202601051700 | 1 |
| AdovancedMin2.png | Versal Gen2 アーキテクチャ | 1月15日(木)-16日(金) 申込締切日：1/5 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2161 | Versal Adaptive SoC | 2026年1月 | 202601051700 | 1 |
| eembe.png | Embedded Systems Software Design Basic | 1月20日(火)-21日(水) 申込締切日：1/8 10:00~18:00 | 新横浜(hdLab) TC：12TC 現金：¥132,000 | 2162 | SoCとVitisツール | 2026年1月 | 202601081700 | 1 |
| eembe.png | Embedded Systems Software Design OS | 1月22日(木) 申込締切日：1/13 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2163 | SoCとVitisツール | 2026年1月 | 202601131700 | 1 |
| eembe.png | Vitis HLSを使った高位合成 | 1月20日(火)-21日(水) 申込締切日：1/8 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2164 | SoCとVitisツール | 2026年1月 | 202601081700 | 1 |
| lang.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 1月22日(木)-23日(金) 申込締切日：1/13 10:00~18:00 | オンライン TC：8TC 現金：¥107,800 | 2166 | HDL言語と検証 | 2026年1月 | 202601131700 | 1 |
| eembe.png | ARTYを使用したMicroBlaze-v開発入門 | 1月29日(木) 申込締切日：1/20 10:00~18:00 | 新横浜(hdLab) TC：6TC 現金：¥66,000 | 2167 | SoCとVitisツール | 2026年1月 | 202601201700 | 1 |
| embe.png | Kria KV260 入門 | 1月30日(金) 申込締切日：1/21 13:00~18:00 | 新横浜(hdLab) TC：8TC 現金：TCのみ | 2168 | MPSoC/SoM | 2026年1月 | 202601211700 | 1 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 1月27日(火) 申込締切日：1/16 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2169 | FPGAとVivadoツール | 2026年1月 | 202601161700 | 1 |
| Vivado.png | Vivado Design Suite でのインプリメント手法 | 1月29日(木) 申込締切日：1/20 10:00~17:30 | オンライン TC：4TC 現金：¥53,900 | 2170 | FPGAとVivadoツール | 2026年1月 | 202601201700 | 1 |
| AdovancedMin2.png | UltraScale+デバイスからVersalアダプティブSoC への移行 | 1月30日(金) 申込締切日：1/21 10:00~18:00 | オンライン TC：6TC 現金：¥66,000 | 2171 | Versal Adaptive SoC | 2026年1月 | 202601211700 | 1 |
| lang.png | FPGA向けRTL設計スタイルガイドセミナー | 1月27日(火)-28日(水) 申込締切日：1/16 10:00~18:00 | 新横浜(hdLab) TC：8TC 現金：¥107,800 | 2172 | HDL言語と検証 | 2026年1月 | 202601161700 | 1 |
| embe.png | Zynq UltraScale+ MPSoC システムアーキテクチャ | 1月27日(火)-28日(水) 申込締切日：1/16 10:00~18:00 | オンライン TC：12TC 現金：¥132,000 | 2173 | MPSoC/SoM | 2026年1月 | 202601161700 | 1 |
本コースでは、国内の半導体メーカーや電子機器製造会社が蓄積してきた記述スタイルを一般化した 「RTL設計スタイルガイド」を理解することにより、FPGA設計向けに品質の高い設計物を得る設計法を習得することを目的としています。特に、XILINX社が推奨する「UltraFast設計手法」のノウハウと併せて、FPGA設計手法の理解と具体的な回路および記述例を説明します。
※2024年7月開催分よりコース名を変更いたしました。
コース内容に変更はありません。
※テキストは冊子のみの配布となり、電子データの配布は行っておりません。
[このコースで学べること]
| コース名 | FPGA向けRTL設計スタイルガイドセミナー [HDLABオリジナル] |
|---|---|
| ソフトウェアツール | Vivado Design Suite 2019.1 |
| トレーニング期間 | 2日間 |
| 受講料 | 1名様 8TC or 107,800円(税込) |
| 受講対象者 | ・RTL設計における記述スタイルを身につけたい初級者 ・FPGA設計者及びプロジェクトマネージャー |
| 受講要件 | ・Verilog HDLもしくはVHDL設計経験のある方 |
| コース内容 | 第1章 FPGA設計でのLVDS, PLL周辺回路作成ノウハウ ・クロック供給の基本 ・PLLを使う意義 ・LVDSを使ったFPGA間転送の考え方 ・GTX、GTPを使うときの注意点 第2章 初期リセットとFPGAの初期化 ・リセットはすべて同期化が必要 ・FFは同期リセットにするか非同期リセット端子を使うか ・安全なリセットの設計とは 第3章 非同期クロックドメイン間の通信 ・メタ・ステーブルについて ・非同期クロックドメイン間の設計手法 第4章 RTL記述ノウハウ ・バグを少なくするRTLコーディングスタイル ・冗長性が少ない記述を心がける ・If文の書き方 ・case文の書き方 ・ステートマシンの書き方 第5章 テストベンチ記述の基本 ・クロックエッジベースのテストベンチ ・レーシングを発生させないテストベンチとは ・Taskのプロシージャ―の記述方法 第6章 期待値照合とランダム、アサーション ・期待値照合の必要性と実施方法 ・ランダムを利用したシミュレーション ・カバレッジとは ・アサーション検証 演習 1. クロックゲーティング 2. LVDS ７：１変換ソリューション 3. ジッタモデルによる非同期シミュレーション 4. 非同期FIFOのフラグ使用方法 5. case文とif文の記述スタイル 6. 回路構造の問題 7. DSPブロックの推論 |