FPGA向けRTL設計スタイルガイドセミナー

カテゴリCourseへのリンク日程会場、受講料状況category開催月締切時間Flag
embe.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション随時オンデマンド
TC：12TC
現金：¥132,000		1MPSoC/SoMオンデマンド2035103117001
embe.pngZynq UltraScale+ MPSoC ｼｽﾃﾑｱｰｷﾃｸﾁｬ随時オンデマンド
TC：12TC
現金：¥132,000		2MPSoC/SoMオンデマンド2035103117001
Vivado.pngPCI Express デザイン随時オンデマンド
TC：12TC
現金：¥132,000		3FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngVersal adaptive SoC: Quick Start随時オンデマンド
TC：6TC
現金：¥66,000		4Versal Adaptive SoCオンデマンド2035103117001
lang.pngVerification with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
lang.pngDesigning with SystemVerilog随時オンデマンド
TC：8TC
現金：¥107,800		受付停止HDL言語と検証オンデマンド2035103117001
eembe.pngVitis HLSを使った高位合成随時オンデマンド
TC：12TC
現金：¥132,000		7SoCとVitisツールオンデマンド2035103117001
embe.pngKria KV260 Vision AI 随時オンデマンド
TC：12TC
現金：¥132,000		8MPSoC/SoMオンデマンド2035103117001
Vivado.pngVivado Design Suite でのFPGA設計導入随時オンデマンド
TC：8TC
現金：¥107,800		9FPGAとVivadoツールオンデマンド2035103117001
AdovancedMin2.pngEmbedded Heterogeneous Design9月2日(火)-3日(水)
申込締切日：8/22
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止Versal Adaptive SoC2025年9月2025082217000
eembe.pngソフト＆ハード システム設計セミナー9月4日(木)-5日(金)
申込締切日：8/26
10:00~17:00		新横浜(hdLab)
TC：16TC
現金：¥176,000		開催中止SoCとVitisツール2025年9月2025082617000
AdovancedMin2.pngVersal adaptive SoC: Quick Start9月4日(木)
申込締切日：8/26
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2083Versal Adaptive SoC2025年9月2025082617001
AdovancedMin2.pngVersal AI Engine: Quick Start9月5日(金)
申込締切日：8/27
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2084Versal Adaptive SoC2025年9月2025082717001
eembe.pngMigrating to the Vitis Unified IDE9月9日(火)

10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止SoCとVitisツール2025年9月2025082917000
eembe.pngEmbedded Systems Software Design Basic9月10日(水)-11日(木)

10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		開催中止SoCとVitisツール2025年9月2025090117000
eembe.pngEmbedded Systems Software Design OS9月12日(金)

10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止SoCとVitisツール2025年9月2025090317000
AdovancedMin2.pngVersal adaptive SoC:アーキテクチャ9月9日(火)-10日(水)
申込締切日：8/29
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2088Versal Adaptive SoC2025年9月2025082917001
AdovancedMin2.pngVersal adaptive SoC:デザインメソドロジー9月11日(木)-12日(金)
申込締切日：9/2
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2089Versal Adaptive SoC2025年9月2025090217001
AdovancedMin2.pngVersal Adaptive SoC:ネットワーク オン チップ9月17日(水)
申込締切日：9/5
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2090Versal Adaptive SoC2025年9月2025090517001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編9月17日(水)
申込締切日：9/5
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2091FPGAとVivadoツール2025年9月2025090517001
lang.pngVerification with SystemVerilog9月18日(木)-19日(金)
申込締切日：9/8
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2092HDL言語と検証2025年9月2025090817001
Vivado.pngVivado Design Suite でのFPGA設計導入9月18日(木)-19日(金)
申込締切日：9/8
10:00~17:30		オンライン
TC：8TC
現金：¥107,800		2093FPGAとVivadoツール2025年9月2025090817001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級9月18日(木)-19日(金)
申込締切日：9/8
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2094HDL言語と検証2025年9月2025090817001
eembe.pngVitisAIプラットフォーム9月24日(水)-25日(木)
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止SoCとVitisツール2025年9月2025091017000
Vivado.pngデザイン クロージャ テクニック デザイン＆パワー9月24日(水)
申込締切日：9/10
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2096FPGAとVivadoツール2025年9月2025091017001
Vivado.pngタイミングクロージャテクニックPart19月25日(木)
申込締切日：9/11
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2097FPGAとVivadoツール2025年9月2025091117001
Vivado.pngタイミングクロージャテクニックPart29月26日(金)
申込締切日：9/12
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2098FPGAとVivadoツール2025年9月2025091217001
AdovancedMin2.pngVersal Adaptive SoC Workshop【講義と演習】9月30日(火)
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止Versal Adaptive SoC2025年9月2025091717000
AdovancedMin2.pngVersal Adaptive SoC Workshop【演習のみ】9月30日(火)
13:30~18:00		新横浜(hdLab)
TC：4TC
現金：¥44,000		開催中止Versal Adaptive SoC2025年9月2025091717000
eembe.pngARTYを使用したMicroBlaze-v開発入門10月1日(水)
申込締切日：9/18
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止SoCとVitisツール2025年10月2025091817000
eembe.pngYoctoを使用した組み込みLinux開発10月1日(水)
申込締切日：9/18
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2103SoCとVitisツール2025年10月2025091817001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門10月2日(木)
申込締切日：9/19
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		開催中止FPGAとVivadoツール2025年10月2025091917000
AdovancedMin2.pngVersal AI Engine 1: アーキテクチャとデザインフロー10月2日(木)-3日(金)
申込締切日：9/19
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2105Versal Adaptive SoC2025年10月2025091917001
eembe.pngZYBOを使ったカラーバー発生回路作成10月3日(金)
申込締切日：9/24
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		開催中止SoCとVitisツール2025年10月2025092417000
embe.pngZynq UltraScale+ MPSoC Boot and Platform Management10月9日(木)-10日(金)
申込締切日：9/30
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		開催中止MPSoC/SoM2025年10月2025093017000
eembe.pngZynq SoC システムアーキテクチャ10月9日(木)-10日(金)
申込締切日：9/30
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		開催中止SoCとVitisツール2025年10月2025093017000
AdovancedMin2.pngUltraScale+デバイスからVersalアダプティブSoC への移行10月15日(水)
申込締切日：10/3
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		開催中止Versal Adaptive SoC2025年10月2025100317000
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級10月16日(木)-17日(金)
申込締切日：10/6
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2110HDL言語と検証2025年10月2025100617001
embe.pngZynq UltraScale+ MPSoC システムアーキテクチャ10月16日(木)-17日(金)
申込締切日：10/6
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		開催中止MPSoC/SoM2025年10月2025100617000
Vivado.pngVivado Design Suite でのFPGA設計導入10月20日(月)-21日(火)
申込締切日：10/8
10:00~17:30		オンライン
TC：8TC
現金：¥107,800		2112FPGAとVivadoツール2025年10月2025100817001
embe.pngOS and Hypervisors in Adaptive SoCs10月21日(火)-22日(水)
申込締切日：10/9
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2113MPSoC/SoM2025年10月2025100917001
eembe.pngZynq SoC エンベデッドシステム開発10月21日(火)-22日(水)
申込締切日：10/9
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2117SoCとVitisツール2025年10月2025100917001
AdovancedMin2.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフ プログラミング10月23日(木)-24日(金)
申込締切日：10/14
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2114Versal Adaptive SoC2025年10月2025101417001
lang.pngFPGA向けRTL設計スタイルガイドセミナー10月27日(月)-28日(火)
申込締切日：10/16
10:00~18:00		新横浜(hdLab)
TC：8TC
現金：¥107,800		2115HDL言語と検証2025年10月2025101617001
Vivado.pngVivado Design Suite でのUltraFast設計手法10月28日(火)
申込締切日：10/17
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		開催中止FPGAとVivadoツール2025年10月2025101717000
Vivado.pngVivado Design Suite でのインプリメント手法10月30日(木)
申込締切日：10/21
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2118FPGAとVivadoツール2025年10月2025102117001
eembe.pngVitis HLSを使った高位合成10月30日(木)-31日(金)
申込締切日：10/21
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2119SoCとVitisツール2025年10月2025102117001
lang.pngDesigning with SystemVerilog11月4日(火)-5日(水)
申込締切日：10/23
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2121HDL言語と検証2025年11月2025102317001
embe.pngKria KV260 入門11月5日(水)
申込締切日：10/24
13:00~18:00		新横浜(hdLab)
TC：8TC
現金：TCのみ		満席MPSoC/SoM2025年11月2025102417001
embe.pngKria KV260 Vision AI 11月6日(木)-7日(金)
申込締切日：10/27
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2123MPSoC/SoM2025年11月2025102717001
Vivado.pngVivado Design Suite でのタイミング制約と解析11月6日(木)
申込締切日：10/27
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2124FPGAとVivadoツール2025年11月2025102717001
Vivado.pngVivado Design Suite でのタイミング クロージャ11月7日(金)
申込締切日：10/28
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2125FPGAとVivadoツール2025年11月2025102817001
eembe.pngソフト＆ハード設計実装セミナー11月11日(火)
申込締切日：10/30
10:00~17:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2126SoCとVitisツール2025年11月2025103017001
AdovancedMin2.pngEmbedded Heterogeneous Design11月11日(火)-12日(水)
申込締切日：10/30
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2127Versal Adaptive SoC2025年11月2025103017001
Vivado.pngVivado Design Suite ツールフロー11月13日(木)
申込締切日：11/4
10:00~17:30		オンライン
TC：4TC
現金：¥53,900		2128FPGAとVivadoツール2025年11月2025110417001
AdovancedMin2.pngVersal Gen2 アーキテクチャ11月13日(木)-14日(金)
申込締切日：11/4
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2129Versal Adaptive SoC2025年11月2025110417001
Vivado.pngSpartan UltraScale+ FPGA: Architecture11月17日(月)-18日(火)
申込締切日：11/6
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		2130FPGAとVivadoツール2025年11月2025110617001
lang.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級11月18日(火)-19日(水)
申込締切日：11/7
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2131HDL言語と検証2025年11月2025110717001
Vivado.pngPCI Express デザイン11月20日(木)-21日(金)
申込締切日：11/11
10:00~17:30		オンライン
TC：12TC
現金：¥132,000		2132FPGAとVivadoツール2025年11月2025111117001
AdovancedMin2.pngVersal AI Engine 3: Kernel Programming and Optimization11月20日(木)-21日(金)
申込締切日：11/11
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2133Versal Adaptive SoC2025年11月2025111117001
embe.pngZynq UltraScale+ MPSoC ハードウェアデザイン11月25日(火)-26日(水)
申込締切日：11/13
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2134MPSoC/SoM2025年11月2025111317001
eembe.pngEmbedded Systems Software Design Basic11月26日(水)-27日(木)
申込締切日：11/14
10:00~18:00		新横浜(hdLab)
TC：12TC
現金：¥132,000		2135SoCとVitisツール2025年11月2025111417001
eembe.pngEmbedded Systems Software Design OS11月28日(金)
申込締切日：11/18
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2136SoCとVitisツール2025年11月2025111817001
Vivado.pngVivado Design Suite でのFPGA設計導入12月2日(火)-3日(水)
申込締切日：11/20
10:00~17:30		新横浜(hdLab)
TC：8TC
現金：¥107,800		2138FPGAとVivadoツール2025年12月2025112017001
lang.pngVerification with SystemVerilog12月2日(火)-3日(水)
申込締切日：11/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2139HDL言語と検証2025年12月2025112017001
eembe.pngZynq SoC システムアーキテクチャ12月2日(火)-3日(水)
申込締切日：11/20
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2140SoCとVitisツール2025年12月2025112017001
AdovancedMin2.pngVersal adaptive SoC: Quick Start12月4日(木)
申込締切日：11/25
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2141Versal Adaptive SoC2025年12月2025112517001
AdovancedMin2.pngVersal adaptive SoC:アーキテクチャ12月8日(月)-9日(火)
申込締切日：11/27
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2142Versal Adaptive SoC2025年12月2025112717001
eembe.pngZYBOを使ったカラーバー発生回路作成12月10日(水)
申込締切日：12/1
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2143SoCとVitisツール2025年12月2025120117001
Vivado.pngVivado ロジック解析を使用したデバッグ 基礎編12月11日(木)
申込締切日：12/2
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2144FPGAとVivadoツール2025年12月2025120217001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門12月12日(金)
申込締切日：12/3
10:00~17:30		新横浜(hdLab)
TC：4TC
現金：¥53,900		2145FPGAとVivadoツール2025年12月2025120317001
AdovancedMin2.pngVersal adaptive SoC:デザインメソドロジーPart112月10日(水)-11日(木)
申込締切日：12/1
10:00~18:00		オンライン
TC：12TC
現金：¥132,000		2146Versal Adaptive SoC2025年12月2025120117001
AdovancedMin2.pngVersal adaptive SoC:デザインメソドロジーPart212月12日(金)
申込締切日：12/3
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2147Versal Adaptive SoC2025年12月2025120317001
lang.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級12月11日(木)-12日(金)
申込締切日：12/2
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2148HDL言語と検証2025年12月2025120217001
eembe.pngARTYを使用したMicroBlaze-v開発入門12月15日(月)
申込締切日：12/4
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2149SoCとVitisツール2025年12月2025120417001
eembe.pngMigrating to the Vitis Unified IDE12月16日(火)
申込締切日：12/5
10:00~18:00		新横浜(hdLab)
TC：6TC
現金：¥66,000		2150SoCとVitisツール2025年12月2025120517001
eembe.pngZynq SoC エンベデッドシステム開発12月16日(火)-17日(水)
申込締切日：12/5
10:00~18:00		オンライン
TC：8TC
現金：¥107,800		2151SoCとVitisツール2025年12月2025120517001
AdovancedMin2.pngVersal Adaptive SoC:ネットワーク オン チップ12月17日(水)
申込締切日：12/8
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2152Versal Adaptive SoC2025年12月2025120817001
Vivado.pngデザイン クロージャ テクニック デザイン＆パワー12月18日(木)
申込締切日：12/9
10:00~18:00		オンライン
TC：6TC
現金：¥66,000		2153FPGAとVivadoツール2025年12月2025120917001
Vivado.pngタイミングクロージャテクニックPart112月22日(月)
申込締切日：12/11
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2154FPGAとVivadoツール2025年12月2025121117001
Vivado.pngタイミングクロージャテクニックPart212月23日(火)
申込締切日：12/12
10:00~17:30		オンライン
TC：6TC
現金：¥66,000		2155FPGAとVivadoツール2025年12月2025121217001
eembe.pngソフト＆ハード システム設計セミナー12月23日(火)-24日(水)
申込締切日：12/12
10:00~17:00		新横浜(hdLab)
TC：16TC
現金：¥176,000		2156SoCとVitisツール2025年12月2025121217001

本コースでは、国内の半導体メーカーや電子機器製造会社が蓄積してきた記述スタイルを一般化した 「RTL設計スタイルガイド」を理解することにより、FPGA設計向けに品質の高い設計物を得る設計法を習得することを目的としています。特に、XILINX社が推奨する「UltraFast設計手法」のノウハウと併せて、FPGA設計手法の理解と具体的な回路および記述例を説明します。
　※2024年7月開催分よりコース名を変更いたしました。
　　コース内容に変更はありません。

　※テキストは冊子のみの配布となり、電子データの配布は行っておりません。

[このコースで学べること]

コース名FPGA向けRTL設計スタイルガイドセミナー [HDLABオリジナル]
ソフトウェアツールVivado Design Suite 2019.1
トレーニング期間2日間
受講料1名様　8TC or 107,800円(税込)
受講対象者・RTL設計における記述スタイルを身につけたい初級者
・FPGA設計者及びプロジェクトマネージャー
受講要件・Verilog HDLもしくはVHDL設計経験のある方
コース内容第1章　FPGA設計でのLVDS, PLL周辺回路作成ノウハウ
・クロック供給の基本
・PLLを使う意義
・LVDSを使ったFPGA間転送の考え方
・GTX、GTPを使うときの注意点

第2章　初期リセットとFPGAの初期化
・リセットはすべて同期化が必要
・FFは同期リセットにするか非同期リセット端子を使うか
・安全なリセットの設計とは

第3章　非同期クロックドメイン間の通信
・メタ・ステーブルについて
・非同期クロックドメイン間の設計手法

第4章　RTL記述ノウハウ
・バグを少なくするRTLコーディングスタイル
・冗長性が少ない記述を心がける
・If文の書き方
・case文の書き方
・ステートマシンの書き方

第5章　テストベンチ記述の基本
・クロックエッジベースのテストベンチ
・レーシングを発生させないテストベンチとは
・Taskのプロシージャ―の記述方法

第6章　期待値照合とランダム、アサーション
・期待値照合の必要性と実施方法
・ランダムを利用したシミュレーション
・カバレッジとは
・アサーション検証

演習
1. クロックゲーティング
2. LVDS ７：１変換ソリューション
3. ジッタモデルによる非同期シミュレーション
4. 非同期FIFOのフラグ使用方法
5. case文とif文の記述スタイル
6. 回路構造の問題
7. DSPブロックの推論